BLOK

CLOCK

DAN

PRG

MODUL I PERANCANGAN DAN REALISASI BLOK CLOCK DAN PRG

I. TUJUAN
1. Praktikan mampu untuk memahami konsep teori perancangan blok Clock dan PRG. 2. Praktikan mampu untuk merealisasikan blok Clock dan PRG. 3. Praktikan memahami prinsip kerja dan karakteristik blok Clock dan PRG. 4. Mengamati pengaruh hasil dari keluaran blok Clock dan PRG.

II. DASAR TEORI 1. Rangkaian pengerak Kristal Blok ini dirancang untuk menghasilkan sinyal clock, sinyal detak untuk memberikan trigger pada blok PRG dan Splitter. Fungsi utama dari blok ini adalah untuk menentukan besarnya kecepatan data yang dihasilkan oleh blok PRG. Dan akan menentukan kecepatan data (bit rate) dari modulator 8-QAM.

Gambar 1.1 : Skema Penggetar Kristal

Blok ini direalisasikan dengan menggunakan 2 gerbang NOT, 2 buah resistor, 1 buah kapasitor, sebuah kristal, dan sejumlah komponen pendukung. Rangkaian ini memanfaatkan ketidak-idealan gerbang NOT yang memiliki delay waktu untuk mengubah State (kondisi) keluaran. Hasilnya adalah sinyal periodik yang akan menggetarkan kristal. Efek piezo-electric

6 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012

BLOK

CLOCK

DAN

PRG

yang dimiliki kristal, dimanfaatkan oleh sinyal periodik ini untuk menggetarkan kristal, sehingga kristal akan mengeluarkan frekuensi alaminya. Penggunaan kristal sebagai inti dari osilator adalah karena keakuratan frekuensi yang dihasilkan. Dengan faktor penuaan frekuensi (frequency aging) sebesar 5ppm/tahun, membuat kristal sangat cocok digunakan untuk mendapatkan kestabilan frekuensi yang mantap. Besarnya frekuensi sinyal keluaran dari komponen kristal sesuai dengan nilai yang tertera pada badan komponen kristal. Jadi, besarnya nilai frekuensi ditentukan oleh komponen kristal, bukan ditentukan oleh besarnya resistor dan kapasitor atau komponen lain. 2. Pengubahan sinyal keluaran Kristal menjadi sinyal clock

Gambar 1.2 : Blok Digitalisasi Sinyal Keluaran Kristal

Untuk memperoleh bentuk sinyal clock (sinyal kotak), kita lakukan digitalisasi dengan rangkaian di samping. Fungsi dari D-Flip-Flop adalah menghasilkan sinyal kotak dari sinyal sinusoidal keluaran osilator kristal. Konsekuensi dari penggunaan mekanisme ini adalah frekuensi sinyal menjadi setengah dari frekuensi mula-mula. Prinsip kerja dari blok ini adalah memfungsikan sinyal keluaran kristal sebagai sinyal masukan clock untuk D Flip-Flop. Berdasarkan datasheet IC 74LS74, setiap voltase masukan
7 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012

BLOK

CLOCK

DAN

PRG

hanya memiliki 2 kemungkinan nilai, yaitu 1 dan 0. Dan sebuah voltase dikategorikan 0 jika maksimum sebesar 0.7 Volt, dan dianggap 1 jika minimum sebesar 2 Volt. Kemudian untuk membuat clock generator ini memiliki fitur dinamis (dapat diubahubah nilai frekuensinya), maka di gunakan rangkaian pembagi :N yang direalisasikan dengan IC TC9122. Dengan IC ini, memungkinkan untuk membagi frekuensi sinyal keluaran menjadi frekuensi yang lebih rendah.

Namun dengan konsekuensi, Duty Cycle menjadi buruk (kurang dari 50 %). Duty Cycle didefinisikan sebagai perbandingan A terhadap B. Sehingga Duty Cycle yang baik adalah sebesar 50 % (perhitungan Duty Cycle menggunakan persen). Untuk mengembalikan Duty Cycle sinyal menjadi 50 % kembali, maka digunakan mekanisme pembagi dua dengan menggunakan D-Flip-Flop seperti pada proses pengubahan sinyal keluaran kristal menjadi sinyal clock.
3. PRG (Pseudo Random Generator)

Untuk mensimulasikan sinyal informasi yang berupa bit-bit data, maka dibuatlah sebuah blok Pseudo Random Generator. Blok ini menghasilkan sinyal Pseudo Random, yang berarti menghasilkan sinyal acak dengan pola tertentu. Pola ini mengacu pada table berikut : Bit Feedback polynomial 1 x1 ... ........ Periode 1 ....
8 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012

BLOK

CLOCK

DAN

PRG

16 17 18 19

x16 + x14 + x13 + x11 x17 + x14 x18 + x11 x19 + x18 + x17 + x14

65535 131071 262143 524287

(2:734)(4)

Nilai periodeTabel 1.1 : Panjang Periode PRG dengan Orde n dengan bit 10 misalnya, pola menunjukkan pengulangan pola. Pada PRG pengulangan akan terjadi pada bit ke 1024. Semakin besar nilai periode, akan mendekati sifat sinyal informasi, yaitu bersifat acak murni. Untuk setiap orde n, berlaku persamaan:

Catatan : mekanisme feedback sesuai dengan Tabel 1.1 Untuk merealisasikannya, maka diambil satu periode yang mudah direalisasikan, namun memiliki nilai yang cukup besar, yaitu 18 (x18 + x11). Nilai 18 ini menyatakan banyaknya register pada PRG. Skema blok PRG diberikan pada gambar berikut :
xor 1 Clock Gambar 1.4 : Skema blok diagram PRG 2 3 ...... . 11 ...... . 18

Ke-18 register tadi diwujudkan menjadi tiga IC 74LS174 yang masing masing berisi 6 D-Flip-Flop. Sedangkan gerbang XOR direalisasikan dengan IC 74LS86 yang berisi 4 gerbang XOR dua input. Blok ini tidak menghendaki kondisi di mana semua register berlogika 0. Hal ini akan menyebabkan state output tidak berubah (monoton). Untuk menghindari hal ini, maka dibuat satu mekanisme pemicu manual. Hal ini dilakukan agar jika semua register berlogika 0, tidak perlu dilakukan restart sistem.

9 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012

BLOK

CLOCK

DAN

PRG

III. PROSEDUR PERANCANGAN

A. Rangkaian Lengkap Clock

Gambar 3.1 : Rangkaian Lengkap Clock

Pada rangkaian clock lengkap ini intinya terletak pada rangkaian 2 gerbang NOT, 2 buah resistor, 1 buah kapasitor, dan sebuah kristal untuk menciptakan suatu sinyal sinusoidal, lalu dari output rangkaian clock yang sederhana itulah masuk kedalam rangkaian digitalisasi D-Flip Flop untuk membentuk sinyal clock yang sebenarnya. Akan tetapi untuk rangkaian ini memiliki mekanisme frekuensi sinyal yang keluar dari rangkaian D-Flip Flop menjadi setengah dari frekuensi mula-mula. Maka dari itu rangkaian clock lengkap ini di tambahkan komponen pembagi :N untuk membagi frekuensi sinyal keluaran menjadi frekuensi yang lebih rendah. Namun dengan konsekuensi, Duty Cycle menjadi buruk (kurang dari 20%). Duty Cycle didefinisikan sebagai perbandingan A terhadap B. Sehingga Duty Cycle yang baik adalah sebesar 20% (perhitungan Duty Cycle menggunakan persen). Untuk mengembalikan Duty Cycle sinyal menjadi 20% kembali, maka digunakan mekanisme pembagi dua dengan
10 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012

BLOK

CLOCK

DAN

PRG

menggunakan D-Flip-Flop seperti pada proses pengubahan sinyal keluaran kristal menjadi sinyal clock.
B. Rangkaian PRG (Pseudo Random Generator)

Gambar 3.2 : Schematic Rangkaian PRG (Pseudo Random Generator)

Pada rangkaian PRG (pseudo Random Generator) menggunakan 3 buah IC 74LS174 untuk menghasilkan keluaran sinyal informasi secara langsung ke pita frekuensi yang lebih lebar dari pita frekuensi sinyal informasi aslinya. Sinyal PRG ini merupakan deretan sinyal biner 0 dan 1 yang mempunyai pola acak dan berulang setiap perioda. Lalu di rangkaian ini di tambahkan counter 10 untuk menjegah terjadi deretan keluaran biner 0. Satu sinyal biner pada deretan pseudonoise disebut dengan chip dan lebarnya di sebut time chip (Tc) seperti pada gambar di bawah ini :

11 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012

BLOK

CLOCK

DAN

PRG

Gambar 1.7 : Keluaran Sinyal PRG

12 Berusahalah sebaik mungkin seakan hari esok tidak pernah ada Laboratorium Elektronika Komunikasi 2011/2012