BAB 7 FLIP-FLOP Rangkaian logika dapat dikelompokkan menjadi 2, yakni: rangkaian logika gabungan dengan menggunakan gerbang AND,

OR, dan NOT. Kedua rangkaian logika sekuensial yang meliputi memori dan pewaktu. Rangkaian dasar logika sekuensial berupa flip-flop. Flip-flop ada beberapa jenis, yang dapat dihubungkan menjadi pencacah, register, dan memori. 7.1. FLIP-FLOP R-S Simbol logika flip-flop R-S adalah tampak pada gambar 7.1.
s e a s u k r e s t
S
S E

a n e t
R
C L R

Q Q

o r m k e l u k o m p

a l a r a n l e m e n

Gambar 7.1 Simbol logika suatu flip-flop R-S Flip-flop memiliki dua masukan yang diberi nama R (reset) dan S (set), dan dua keluaran diberi simbol Q sebagai keluaran normal, dan simbol Q sebagai komplemen Q. Tabel 7.1. Tabel kebenaran Flip-flop R-S adalah: Mode operasi Larangan Set Reset Tetap (menyimpan) Masukan Keluaran S R Q Q 0 0 1 1 0 1 1 0 1 0 0 1 1 1 Q Q Keterangan Jangan digunakan Menset Q = 1 Menset Q = 0 Bergantung pada

keadaan

sebelumnya Perhatkan bahwa flip-flop aktif diperlukan masukan nol, yaitu bila akan preset atau menset Q = 1, maka S = 0, begitu juga bila akan mereset atau menset Q = 0, maka R = 0.

NUR Eldig 2005

36

Flip-flop R-S dapat dibuat dari gerbang logika:

S Q

o t

Gambar 7.2 Flip-flop R-S yang dibuat dari gerbang NAND Untuk mengetahui perilaku R-S FF tersebut maka dilakukan pengecekan sinyal: misal S = 1, not Q = 1, maka Q = 0, misal R = 1, maka not Q = 1, maka Q = 0. Ternyata dari permisalan ini diperoleh konsistensi, bahwa jika S = 1, R = 1, maka output sama dengan sebelumnya. Mode operasi lain dapat dilakukan pengujian dengan cara yang sama. Diagram waktu flip-flop R-S adalah sebagai berikut:
s e Rt S R Q 3 4 5 6 e st e e t t a sp e tt e t a p 1 0 1 0 1 0

Gambar 7.3. Diagram waktu bentuk gelombang untuk flip-flop R-S 7.2. S-R FLIP-FLOP berdetak Pada Flip S-R berdetak ini sama dengan flip-flop S-R hanya saja proses sinyal diatur oleh detak. Perubahan input akan diikuti perubahan output jika ada detak masuk. Lambang : S
C l k

S R
( b 37

Q Q

R ( a NUR Eldig 2005

Q )

L R

Gambar 7.4 (a) S-R flip-flop berdetak, (b) S-R flip-flop berdetak komersial Flip-flop berdetak tersebut dirangkai dari gerbang NAND: S
C L K

Q R Gambar 7.5 Tabel kebenaran FF S-R berdetak Mode operasi Tetap Reset Set Larangan INPUT CLK S 0 0 1 1 R 0 1 0 1 Q 0 1 1 notQ 1 0 1 OUTPUT Efek pada Q Diulang atau dihapus Diatur ke 1 Dilarang menggunakan

Tanpa perubahan

Piperhatikan bahwa ada perbedaan antara mode operasi S-R FF berdetak dengan S-R FF sebelumnya. Perbedaan terjadi karena penambahan gerbang NAND di depan. Mode operasi dan kaitannya hubungan input output S-R flip-flop bergantung pada rangkaian penyusunnya, yang jelas memiliki mode operasi yang sama. Pulsa detak berfungsi sebagai perintah memproses masukan. Tanpa pulsa detak masukan tidak akan diproses. Tangga pan flip-flop terhadap pulsa detak ada dua jenis yaitu sisi naik aktif dan sisi turun aktif. Sisi naik aktif artinya tepat pada pulsa detak berubah dari 0 ke 1, proses dilakukan, sebalikanya sisi turun aktif : proses dilaksanakan ketika detak berubah 1 ke 0. Sisi naik aktif pada symbol clk tidak ada bulatan, sedang untuk sisi turun aktif symbol clk diberi bulatan. S-R FF komersial dilengkapi preset (Ps) dan clear (Clr). Preset menset Q = 1 tanpa memperhatikan clock, dan Clr menset Q = 0 tanpa memperhatikan clk. Perlu diperhatikan bahwa jika symbol Ps dan Clr diberi bulatan berarti aktif jika bernilai 0.

NUR Eldig 2005

38

7.3 D-Flip-flop Huruf D pada D flip-flop berarti delay artinya tunda/menunda, yaitu sesuai fungsinya menunda sinyal.

Q Q

S R

Q Q

L R

L R

Gambar 7.6 Simbol D flip-flop yang dibuat dari S-R flip-flop Tabel kebenaran Mode Operasi Asyinchronous set Asyinchronous reset Prohibited/larangan Set (synchronous set) Reset (synchronous reset) Mode operasi asinkron PS 0 1 0 1 1 INPUT CLR CLK 1 X 0 X 0 X 1 1 D X X X 1 0 OUTPUT Q notQ 1 0 0 1 1 1 1 0 0 1

berarti operasi tanpa mempedulikan detak/clk.

Perhatikan bahwa PS dan Clr pada gambar terdapat tanda bulatan, ini berarti rendah aktif, jadi mode set diperoleh dengan PS = 0 (tentu Clr = 1, yang berarti tidak aktif), begitu juga sebaliknya mode reset. Synchronous set (set sinkron) diperoleh ketika D = 1, synchronous reset diperoleh ketika D = 0. Apa arti mode ini, seolah-olah tanpa proses, masuk satu, keluar satu, masuk nol kekuar nol. Proses akan berlansung setelah terjadi pulsa perintah yaitu clk (sisi naik). Jadi D flip-fliop ini berfungsi sebagai penunda pulsa/sinyal. Penundaan menunggu perintah clk. Mode larangan artinya jangan digunakan, hal ini terjadi karena dua perintah yang sama kuat dengan tujuan berlawanan. PS menghendaki Q = 1, sedang Clr

NUR Eldig 2005

39

menghendaki Q = 0, akhirnya keluaran Q = 1, bukan Q = 1, suatu yang tidak diterima logika. 7.4 Flip-flop J-K Flip-flop J-K merupakan flip-flop universal, digunakan paling luas karena memiliki sifat dari semua jenis flip-flop.

i n

J
C

t p

l k
C L R

Gambar 7.7 Lambang flip-flop J-K komersial Mode operasi Asynchronous set Asynchronous reset Prohibited Hold Reset Set Toggle INPUT Asinkron Set Clr 0 1 1 0 0 0 1 1 1 1 1 1 1 1 Clk x x x Sinkron J x x x 0 0 1 K x x x 0 1 0 1 OUTPUT Q notQ 1 0 0 1 1 1 Tak berubah 0 1 1 0

1 Tabel kebenaran flip-flop J-K

Posisi terbalik

Mode asinkron merupakan prioritas, artinya jika set atau clr diaktifkan (bernilai 0), maka input sinkron tidak relevan, output mengikuti perintah asinkron. Set artinya menset Q = 1, dan reset artinya menset Q = 0. Hold berarti tetap/tidak berubah, yang berarti menyimpan/memori. Mode operasi yang tidak ada pada flip-flop lainnya adalah toggle, yang berarti keadaan output berubah 0 kemudian 1;0 ; 1;. . .berganti-ganti setiap datang pulsa detak.

NUR Eldig 2005

40

Flip-flop J-K digunakan secara luas dalam banyak rangkaian digital, diantaranya digunakan sebagai pencacah (Counter). Pencacah ini dijumpai hamper setiap system digital. 7.5 Kancing/Latch Perhatikan diagram blok dari system digital pada gambar 7. 7.
7 4 1 8 5 2 0 9 6 3 P e n g k o d e D e k o d e r

Gambar 7.7 Sistem digital tanpa latch Bila salah satu tobol pada papan ketik ditekan misalkan angka 6, maka pengkode mengubah angka decimal ke kode tertentu (misal BCD), oleh decoder kode tersebut diterjemah kembali ke angka decimal, ditampilkan pada seven segment sebagai 6. Namun jika tekanan jari dilepaskan maka angka tersebut segera hilang, yang berarti data hilang. Untuk mengatasi hal tersebut maka perlu penyimpan sementara data atau pengancing data yang disebut latch.

7 4 1

8 5 2 0

9 6 3 P e n g k o d e k a n c i n l a t c h g / D e k o d e r

Gambar 7.8 Sisitem digital dilengkapi latch Latch berfungsi menahan data, sehingga walaupun jari telah lepas menekan papan ketik tampilan tetap menunjukkan angka yang ditekan sebelumnya. Angka tersebut akan berganti angka baru jika papan ketik ditekan angka lain. Angka/data pertama hilang.

NUR Eldig 2005

41

Pada pembahasan selanjutnya akan ditunjukkan cara menyimpan data yang banyak dalam suatu register geser. 7.6 Pemicu Flip-flop Flip flop yang dilengkapi detak, memerlukan pulsa detak dalam mode operasi sinkron. Berdasarkan terpicunya flip-flop dapat dikelompokkan menjadi dua: 1. Flip-flop terpicu sisi positif 2. Flip-flop terpicu sisi negatif Flip-flop terpicu positif pada Clk tidak ada tanda bulatan. Clk aktif ketika sisi clock naik. Flip-flop terpicu negative pada Clk terdapat tanda bulatan, aktif ketika sisi clock turun.

NUR Eldig 2005

42