RANGKAIAN BERURUT (Sequential)

Terdiri dari : Rangkaian Serempak (Synchronous) Perubahan keadaan terjadi pada saat yang ditentukan. Rangkaian Tak Serempak (Asynchronous) Perubahan keadaan terjadi sesuai dengan perubahan pada masukan. Oleh karena itu, tundaan waktu akan berpengaruh sehingga perubahan keadaan dari setiap bagian terjadi tidak serempak sehingga dapat menyebabkan apa yang dikenal sebagai Race Condition sehingga tidak stabil.

Tundaan Waktu
Suatu sinyal pada komponen elektronika umumnya membutuhkan waktu untuk bergerak dari masukan ke keluaran. Waktu ini disebut Time Delay (waktu tunda) atau Propagation Delay (waktu rambat).
A Q

A e1 Q e2

x z Tundaan s y

x s y

x s y e1 e2

Flip-flop dengan gerbang NOR

1 0 R Q S 0 0 1 0 S _ Q 1 1 R 0 1 0 1 Q Q0 1 _ Q _ Q1 0 STATE No change Reset Set Not allowed

Untuk mengubah keadaan, masukan R atau S harus dinaikkan sesaat ke logika 1. Selanjutnya kedua masukan harus selalu berlogika-0.

Flip-flop dengan gerbang NAND

1 0 S Q S 0 0 1 0 R _ Q 1 1 R 0 1 0 1 Q 0 1 Q_ Q 1 0 _ QSTATE Not allowed Set Reset No change

Untuk mengubah keadaan, masukan R atau S harus diturunkan sesaat ke logika 0. Selanjutnya kedua masukan harus selalu berlogika-1.

Clocked RS Flip-flop
R N2 B Q R CP _ Q A S _ Q Q CP

N1

Keluaran N1 (A) akan tinggi jika S = CP = 1. Ini akan men-set flip-flop. Keluaran N2 (B) akan tinggi jika R = CP = 1. Ini akan me-reset flip-flop. Keadaan flip-flop akan berubah pada peralihan CP dari 0 ke 1. Flip-flop akan SET jika S = 1 dan RESET jika R = 1. Begitu pula sebaliknya. Pada flip-flop RS ini, masukan R dan S tidak boleh bernilai 1 pada saat yang sama.

Timing Diagram Flip-flop RS

CP

Q SET RESET

Flip-flop T
N2 B Q T _ Q A _ Q Q

N1

_ Q+ = Q
Q SET RESET

Flip-flop JK
J N2 S Q Q J Q J 0 0 K N1 R _ Q _ Q K _ Q 1 1 K 0 1 0 1 Q+ Q 0 1 _ Q

J = 1 akan men-set flip-flop K = 1 akan me-reset flip-flop Berbeda dengan flip-flop RS, flip-flop JK mengizinkan masukan J = K = 1. Hal ini akan mengakibatkan flip-flop toggle (berganti keadaan), SET RESET atau sebaliknya.

Clocked JK Flip-flop
J CP K N1 R _ Q _ Q N2 S Q Q J CP K _ Q Q

Kerjanya sama dengan flip-flop JK tanpa clock, tetapi perubahan keadaan terjadi pada transisi CP dari 0 ke 1.

Master Slave JK Flip-flop

J CP K N2 R N1 S P N3 S Q Q

FF-1
_ P N4 R

FF-2
_ Q _ Q

Pada transisi naik dari clock, data direkam oleh flip-flop FF-1. Pada transisi turun dari clock, data yang telah direkam oleh flip-flop FF-1, direkam oleh flip-flop FF-2.

Flip-flop D
D Q CP _ Q CP _ Q _ Q D Q Q Q+ = D

CP

Pembentukan flip-flop dari flip-flop lain

J CP K

J CP

_ Q

_ Q