// DSCH 2.

6c
// 08/06/2013 06:15:58 p.m.
// C:\Users\User\Desktop\Microelectronica\Laboratorio N3\celdaRC.sch
module celdaRC( D,B,A,C,P,S,Do,Bo);
input D,B,A,C;
output P,S,Do,Bo;
or #(16) or2(P,w1,w2);
not #(10) inv(w5,A);
not #(10) inv(w6,A);
not #(10) inv(w8,D);
and #(16) and2(w2,C,B);
xnor #(16) xnor2(w11,B,C);
or #(16) or2(S,w12,w13);
or #(16) or2(w15,w11,D);
and #(16) and2(w12,A,w15);
and #(16) and3(w13,w6,w8,w16);
and #(16) and2(w1,w17,w5);
or #(16) or2(w17,B,C);
xor #(16) xor2(w16,B,C);
buf #(10) buf1(Do,D);
buf #(10) buf1(Bo,B);
endmodule
// Simulation parameters in Verilog Format
// Simulation parameters