Apuntes de Sistemas Digitales 3° 2013 - Version de Multicopiado

Fundacin DUOC UC
Liceo Politcnico Andes

Especialidad de Electrnica

Apuntes de 3 Medio

Especialidad de Electrnica.

Sistemas Digitales

Profesor : Rbinson Maldonado A. .

Alumno : _____________________________________________

Curso : 3 ___

Stgo 2013.-

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Estimado Alumno el siguiente apunte es un complemento para el
desarrollo de tus clases de electrnica Digital; en l encontraras,
informacin que ser desarrollada por el profesor durante las clases,
al termino de cada contenido encontraras una gua de ejercitacin, la
cual te servir para consolidar los conocimientos adquiridos, tambin
encontraras la respuesta que entrega cada ejercicio. Dicha gua y su
respuesta sern trabajados en clase, de acuerdo a las indicaciones
entregadas por el profesor.

Este material ser de suma importancia, que junto a tu cuaderno los
debes portar siempre al momento de realizar tus clases durante el ao.

______________________________________________________________________________________
Rbinson Maldonado A. rob.maldonado@profesor.duoc.cl Sistemas Digitales I.
Marzo 2013.-

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Especialidad : Electrnica.
Gua de Teora de Sistemas Digitales
Nivel : 3 medio .
Prof. : Rbinson Maldonado A

Bibliografa necesaria como texto de consulta para la
asignatura de Sistemas Digitales.-

1. Electrnica Digital Moderna ( J .M. Angulo) ; Madrid ; Paraninfo 1988, 1996.

2. Electrnica Digital Fundamental ( A. Hermosa Donate ); Barcelona; Marcombo
1997.

3. Electrnica Digital Bsica ( J . A. Dempsey ); Mxico D.F: ; Alfaomega 1996.

4. Circuitos Electrnicos Digitales I ( F. Ruiz Vassallo )

5. Circuitos Electrnicos Digitales II ( F. Ruiz Vassallo )

6. Problemas de Electrnica Digital ( F. Ojeda Cherta )

7. Fundamentos de Electrnica Digital ( C. Blanco Viejo ); Madrid; Thomson
2005.

8. Manual de Prcticas de Electrnica Digital ( E. Mandado); Barcelona ;
Marcombo 1984.

9. Enciclopedia de Electrnica Moderna Tomos 5 y 6; ( J .M. Angulo ); Madrid;
Paraninfo.

10. Electrnica Digital ( Lus Miguel Cuesta Garca ); Madrid; Mc Graw - Hill.

11. Problemas Resueltos de Electrnica Digital ( J avier Garca Zubia ); Madrid;
Thomson 2003

NOTA : RECUERDE QUE TODOS ESTOS TEXTOS SE ENCUENTRAN DISPONIBLES
EN LA BIBLIOTECA DEL LICEO O VISITA EL SITIO WEB
http://biblioteca.duoc.cl .
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Rbinson Maldonado A. rob.maldonado@profesor.duoc.cl Sistemas Digitales II.
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RED DE CONTENIDOS DE 3 MEDIO .-

I UNIDAD : Sistemas de Mediana escala de Integracin .

Clasificacin de los circuitos integrados digitales .-

Clasificacin de los sistemas MSI:
Operadores Aritmticos ( sumadores y restadores binarios )
Conversores de Cdigo ( BCD, Aiken, Biquinario, Gray, etc )
Comparadores de Magnitud, ( comparadores Binarios )
Codificadores y Decodificadores .
Multiplexores y Demultiplexores .

II UNIDAD : Sistemas Secuenciales .

Biestables .

Flip -Flop .
R S
J K
T
D

Contadores
Sincrnicos
Asincrnicos

Registros de desplazamiento
SISO
SIPO
PIPO
PISO

Autmatas Secuenciales
Generadores de Secuencia
Detectores de Secuencia

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I UNIDAD : Sistemas de mediana escala de integracin ( MSI ).-
II UNIDAD : Sistemas Secuenciales .-
INDICE DE CONTENIDOS PARA
APUNTES DE 3 MEDIO .

CONTENIDOS . N de pagina .

Sistemas de Mediana escala de Integracin 1
Operadores Aritmticos ( sumadores y restadores binarios )... 2

Gua de trabajo N 1 ( Operadores Aritmticos Binarios )... 11

Conversores de cdigos .. 12

Gua de trabajo N 2 ( Cdigos Binarios ) ... 24

Gua de trabajo N 3 ( Cdigos Detectores de Error y Correctores de Error ). 27

Comparadores de Magnitud Binarios . 30

Codificadores y Decodificadores . 37

Gua de Trabajo N3 (Codificadores y Decodificadores) 49

Multiplexores y Demultiplexores ..... 54

Gua de Trabajo N4 (Multiplexores y Demultiplexores) 60

Sistemas Secuenciales .... 62

Construccin de un Flip - Flop 64

Resumen de Flip Flop ..... 72

Gua de Trabajo N 5 (Sistemas Secuenciales flip -Flop) ... 74

Contadores Binario 76

Registros de Desplazamiento . 84

Sistemas Detectores de Secuencia 89

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Laboratorio N 1 ( Operatoria Aritmtica Binaria ) .. 96

Laboratorio N 2 ( Conversores de Cdigo ) ........ 98

Laboratorio N 3 ( Codificadores y Decodificadores ) ..... 102

Laboratorio N 4 ( Multiplexores y Demultiplexores ) ..... 105

Laboratorio N 5 ( Contadores Digitales ) ........ 108

Laboratorio N 6 ( Registros de Desplazamiento ) ....... 111

Apndice 1 ( El Circuito Integrado 555 ) .... 113

( Circuito esquemtico de la distribucin interna del 555) .. 114

( Descripcin de pines o terminales ) ... 115

( Operacin Monoestable ) ...... 118

(Operacin Astable ) ... 120

( Circuitos de aplicacin del Timer 555 ) 124

Apndice 2 ( Hojas de Datos del 74 LS 00 ) . 126

( Hojas de Datos del 74 LS 02 ) .. 131









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( Hojas de Datos del 74 LS 90 92 93 ) .. 157

( Hojas de Datos del 74 LS 147 148 748 ) .... 163

( Hojas de Datos del 74 LS 151 ) .... 168



( Hojas de Datos del 74 LS 190 - 191 ) ...... 177

( Hojas de Datos del 74 LS 192 - 193 ) ...... 184




( Hojas de Datos del 74 LS 373 - 374 ) ... 201

( Hojas de Datos del 555 ) ....... 204

( Hojas de Datos del 7805 ) ..... 214

Apndice 3 ( Solucin de Gua de trabajo N 1 ) . 224

( Solucin de Gua de trabajo N 2 ) .. 226




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I UNIDAD :
Sistemas de mediana
escala de Integracin
( MSI ).-

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I UNIDAD : Sistemas de mediana escala de integracin ( MSI ).-

SISTEMAS DE MEDIANA ESCALA DE INTEGRACION ( MSI ).-

Clasificacin de los circuitos integrados digitales .-

Las tcnicas de fabricacin de circuitos integrados han evolucionado extraordinariamente, siendo
capaces hoy en da de integrar en una oblea de silicio ms de 500.000 componentes por centmetro
cuadrado.

Los circuitos integrados digitales se clasifican, en funcin de su densidad de integracin, en los
siguientes grupos:
- Circuitos SSI : (Circuitos de baja escala de integracin). Son aquellos que contienen un
mximo de 10 compuertas lgicas o 100 transistores.

- Circuitos MSI : (Circuitos de mediana escala de integracin). Son aquellos que
contienen entre 10 y100 compuertas lgicas o de 100 a 1.000
transistores.

- Circuitos LSI : (Circuitos de alta escala de integracin). Son aquellos que contienen
entre 100 y 1.000 compuertas lgicas o de 1.000 a 10.000 transistores.

- Circuitos VLSI : (Circuitos de muy alta escala de integracin). Son aquellos que
contienen mas de 1.000 compuertas lgicas o mas de 10.000
transistores .

En este periodo nos ocuparemos de los circuitos que pertenecen a la escala mediana de integracin o
MSI (Mdium Size Integration).

Dentro de los sistemas MSI estos se clasifican en :
Operadores Aritmticos ( sumadores y restadores binarios )
Conversores de Cdigo ( BCD, Aiken, Biquinario, Gray, etc )
Comparadores de Magnitud, ( comparadores Binarios )
Codificadores y Decodificadores .
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OPERADORES ARITMETICOS BINARIOS :

SUMADOR / RESTADOR DE CUATRO BIT ( 7483 ).

La suma binaria puede realizarse de dos formas diferentes . Pueden utilizarse sumadores serie o
paralelo . Un sumador serie opera de la misma forma en que se realiza una suma manual . Primero
se suma la columna del 1, despus la del 2 mas el acarreo, y as sucesivamente . La suma en serie tarda
en realizarse gran cantidad de tiempo si se suman nmeros binarios grandes . Sin embargo, la suma en
paralelo es muy rpida . En la suma en paralelo, todas las palabras binarias (una palabra es un grupo de
bits de una longitud dada, como 4, 8 o 16) que se van a sumar aplicndose a las entradas simultneamente y
logrndose la suma de forma casi inmediata . Los sumadores serie son ms sencillos, pero ms lentos .
Los sumadores paralelos son ms rpidos, pero tienen circuitos lgicos ms complejos .

Dado que la suma binaria se resuelve mediante un proceso semejante al que se realiza en el sistema
decimal para efectuar este tipo de operacin matemticas . En la Tabla siguiente se recogen todos los
casos posibles de suma de dos bits . El arrastre o acarreo ( en ingles carry) obtenido al operar con dos bits
es la cantidad que hay que aadir a la suma de cifras o dgitos de orden superior .

B A E Carry
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Tabla N 1. Suma binaria de dos nmeros de un solo bit.

Si nos fijamos en el circuito elemental que se muestra en la figura siguiente podremos comprobar
que, mediante las dos compuertas lgicas que lo constituyen, es posible obtener los resultados de las
funciones E y Carry, a partir de los valores de las variables A y B de la Tabla anterior. Este circuito recibe
el nombre de semisumador y permite sumar dos nmeros binarios de un solo bit cada uno. Sin embargo,
no puede sumar los bits de arrastre cuando stos se generan en operaciones de ms de una cifra. Esta es
la razn por la que se le denomina semisumador. Mas adelante analizaremos un circuito conocido como
sumador total, capaz de resolver la operacin de tres bits, es decir, los dos de cada uno de los sumandos y el
de acarreo, si es que se genera en la suma anterior.

Figura N 1. Semisumador.

2

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El circuito de la figura siguiente es conocido como sumador total o sumador completo, por que, en
sus tres entradas admite los dos sumandos A y B, de un solo bit cada uno, y el bit de acarreo Carry, el cual
pasaremos a llamar Cin, procedente de la suma anterior . Sus dos salidas E y Carry de salida Cout
suministran el valor de la suma y el acarreo que se pueda producir en la operacin .

Figura N 2 . Sumador Total o Sumador Completo .

En la tabla siguiente aparecen todos los valores que pueden adquirir E y Cout . Las
funciones obtenidas se han simplificado para representar el circuito solamente con compuertas OR
exclusivas ( la funcin E ) y con NAND ( la funcin de Cout ) .

Cin B A
E
Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Tabla N 2 . Tabla de verdad de un sumador total .

Al aplicar mapas de Karnaugh para reducir las funciones se obtiene :

F( E ) = 1, 2, 4, 7
F ( Cout ) = 3, 5, 6, 7

Mapa N 1 . Funcin de sumatoria .

3

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BA
cin
0 0 0 1 1 1 1 0
0 1 1
1 1 1

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Aplicando lgebra de Bolee .

Para la funcin de Acarreo de salida ( Carry Out ), nos queda :

Mapa N 2 . Funcin de Acarreo .

Las funciones reducidas de los mapas de Karnaugh son :

4

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BA
cin
0 0 0 1 1 1 1 0
0 1
1 1 1 1

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Las funciones del sumador completo de 1 bit, quedan implementadas de la forma siguiente :.

Figura N 3 . Sumador Total o Sumador Completo .

En la figura N 4 se muestra un sumador paralelo de 4 bits. Se utilizan un semisumador (HA) y
tres sumadores completos (FA) . Observar que el HA de la parte superior suma la columna del 1( A
1
y B
1
).
La columna del 2 utiliza un sumador completo . El FA del 2 suma A
2
y B
2
mas en acarreo del HA del 1 .
Observar que la lnea de acarreo va desde Co del semisumador hasta Cin del segundo sumador . Los
sumadores del 4 y 8 tambin son sumadores completos . La salida de suma () de cada sumador se
conecta a un indicador de suma en la parte inferior derecha de la figura N 1 .

Figura N4 . Sumador paralelo de 4 bits.
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Suponer que se suman los nmeros binarios 1111 y 1111 con el sumador paralelo mostrado en la figura N
4. Tan pronto como estos nmeros se apliquen a las ocho entradas de la izquierda en los indicadores de
salida de suma aparecer la salida 11110 ( decimal 30 ). Este sumador paralelo est limitado a 4 bits de
entrada. Al circuito pueden conectarse ms sumadores completos para las posiciones de 16, 32, etc.

Como con la suma, la resta puede hacerse con restadores serie o paralelo. La Figura N 5
representa un diagrama familiar de un restador paralelo de 4 bits. Sus conexiones son bastantes similares a
la del sumador paralelo de 4 bits que se acaba de estudiar . Los dos nmeros de 4 bits se muestran en la
parte superior izquierda de la Figura N 5. Observar que B4 B3 B2 B1 ( sustraendo ) se resta de A4 A3
A2 A1 ( minuendo ). La diferencia entre estos nmeros aparecer en los indicadores de salida de diferencia
situados en la parte inferior derecha de la Figura N 5 .

Figura N 5. Restador paralelo de 4 bits .

La columna del 1 en la figura N 5 utiliza un semirestador (HS). Las columnas del 8, 4 y 2
utilizan restados completos (FS). Cada una de las salidas Di de los restadores est conectada a un
indicador de salida para mostrar la diferencia. Las lneas de prstamos conectan la salida Bo de un
restador a la entrada Bin del siguiente bit ms significativo. Las lneas de prstamos siguen la pista de los
muchos prstamos de la resta binaria . Si se fuesen a restar nmeros superiores a cuatro bits, se
aadiran ms restadores completos al circuito . Los FS se aadiran usando el mismo patrn mostrado
en la figura N 4 . Este restador paralelo acta sobre las entradas y da la diferencia casi inmediata.

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Al comparar el sumador paralelo de cuatro bits con el restador, puede verse que los circuitos son similares
(vanse Figuras N 4 y 5 ). En la prctica, los sumadores completos se compran en forma de CI en lugar
de construirlos a partir de las compuertas lgicas. En efecto, algunos sumadores y unidades lgicos-
aritmticos (ALU) ms complicadas pueden conseguirse en forma de CI. Normalmente, la unidad
sumadora se muestra como el smbolo de bloque de la figura N 6. Este smbolo lgico es realmente el
diagrama de un CI comercial Sumador Completo de 4 Bits, 7483 . Tambin podra ser el smbolo para
el sumador paralelo de 4 Bits de la Figura N 4 si la entrada de acarreo (Cin) estuviese a la izquierda del
smbolo. Las entradas A
1
y B
1
son las entradas de los LSB (bits menos significativos). Las conexiones
A
4
y B
4
son las entradas de los MSB (bits ms significativos) . Es comn conectar Cin (entrada de
acarreo) a GND cuando no est conectada a ningn sumador paralelo precedente.

Figura N 6 . Sumador paralelo de 4 bits .

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UTILIZACION DE SUMADORES PARA LA RESTA

Con cambios menores, los sumadores paralelos pueden utilizarse para realizar sustracciones binarias.
El sumador paralelo de 4 bits de la figura N 4 puede modificarse ligeramente para formar un circuito
restador. En la figura N 7 aparece un circuito restador paralelo de 4 bits . Observar que se utilizan
cuatro sumadores completos ( FA ) y que los datos que van a cada entrada B, de los sumadores completos,
estn invertidos . Finalmente, observe que la entrada Cin al FA del 1 ( sumador completo de la parte
superior de la figura N 7 ) esta en un nivel Alto . El circuito restador paralelo de 4 bits mostrado en la
figura N 7 restara el sustraendo ( B
4
, B
3
, B
2
B
1
) del minuendo ( A
4
, A
3
A
2
A
1
) .

Figura N 7. Restador paralelo utilizando 4 sumadores completos .

La teora de operacin del circuito mostrado en la figura N 7 esta basada en una tcnica matemtica
especial esbozada . El problema propuesto consiste en restar en binario 1110 el 0111 . El problema
se resuelve en la parte superior , utilizando la sustraccin, tradicional, decimal y binaria . Los tres pasos
que siguen detallan cmo se resolvera el problema de la sustraccin, utilizando sumadores y un sustraendo
en complemento A2 .

8

Marzo 2013.-
No olvides el
complemento A2 en C in

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Pasos a seguir para resolver el problema ejemplo .

Paso 1 . Cambiar el sustraendo a su forma de complemento A2 . Slo el sustraendo debe convertirse a su
equivalente en complemento A2. Primero el numero binario 0111 se cambia a su forma en
complemento A1 ( 1000 ) y despus se suma 1 para formar el complemento A2 ( 1000 +1 =1001 ).

Paso 2 . Sumar el minuendo al sustraendo en complemento A2 . El minuendo original se suma al
sustraendo en complemento para obtener un resultado temporal ( 1110 +1001 = 10111, en este
ejemplo) .

Paso 3 . No considerar el bits de mayor valor ( MSB ) . Se descarta el MSB, solo indica el signo de la
operacin ( 0 suma, 1 resta ), y los 4 bits restantes indican el resultado de la resta binaria . Para
este caso dicho resultado 0111 .

Los circuitos sumador y restador paralelo de 4 bits de las figuras anteriores parecen casi idnticos .
Estos circuitos pueden combinarse para formar un circuito sumador / restador, como el de la figura N 8 .

Figura N 8 . Circuito sumador / restador de 4 bits .

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El circuito sumador / restador paralelo de 4 bits de la figura N 8 tiene una entrada adicional
denominada de CONTROL DE MODO. Si esta entrada est en el nivel BAJO ( 0 lgico ), las cuatro
compuertas XOR no tienen efecto en el dato de las entradas B ( el dato pasa a travs de las compuertas XOR
y no es invertido ) . La entrada Cin al FA del 1 es mantenida en el nivel BAJO, lo cual hace que funcione
como un semisumador . En los indicadores de salida de la parte inferior derecha aparecer una suma de 4
bits .

Cuando la entrada de CONTROL DE MODO del circuito sumador / restador de la figura N 8 est
en el nivel ALTO ( 1 lgico ), las cuatro compuertas XOR actan como inversores. Se invierte el
sustraendo (B
4
, B
3
, B
2
, B
1
) . La entrada Cin al FA del 1 esta en ALTA, lo que es lo mismo que sumar +1
al sustraendo en complemento A1 . LA diferencia aparecer en la parte inferior derecha de la figura N 8
en forma binaria .

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Gua de trabajo N 1

Operadores Aritmticos Binarios .

I. Realice la siguientes sumas o restas binarias, para ello utilice el de convenio de bit de signo y
complemento A2 .

a.- 1111101010100 e.- 110100100100
+ 111101010100 - 101010010

b.- 0001101010100 f.- 10101000000
+ 100000010100 - 1010010

c.- 111111 g.- 1010001011111
101010100 100000000
+ 111101010100 - 11111000011

d.- 10100100000000 h.- 1010011101011
1010100 1100001
+111111010010111 - 1111111011

II. Disee un sumador completo de 3 bits, que realice la suma de dos palabra de 3 bits cada una,
implemntelo utilizando compuertas lgicas ( no necesariamente NAND ).

III. Disee un Restador completo de 3 bits, que realice la Resta de dos palabra de 3 bits cada una ,
implemntelo utilizando compuertas lgicas ( no necesariamente NAND ).

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Marzo 2013.-
IMPORTANTE : Esta gua debe ser copiada por cada alumno en su
cuaderno y resuelta en este . De forma que
cuando sea revisada las observaciones sern
hechas en este .

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CONVERSORES DE CODIGOS .

Cdigos Binarios .-

La informacin que haya de ser procesada mediante circuitos digitales, o transmitida de una unidad a
otra, debe ser previamente codificada . En general, un Cdigo es un conjunto de de unidades de
informacin relacionadas de forma sistemtica y binica con otro conjunto de signos y smbolos segn
unas determinadas reglas de traduccin fijadas de antemano . Los cdigos que se utilizan en los
sistemas digitales son binarios, es decir, combinaciones de unos y ceros . La informacin que se puede
codificar no se limita exclusivamente, a cantidades numricas sino que se extiende a signos operativos,
letras, instrucciones, etc. Cuando decamos anteriormente que el numero 9 se representa en sistema
binario como 1001 , debe entenderse que el numero 9 se codifica de esa manera para ser aplicada la
informacin a un circuito lgico . Cuando establecemos una relacin anloga entre los nmeros 0, 1, 2, 3,
4, 5, etc., y un conjunto de combinaciones binarias como la indicada, estamos creando uno de los mltiples
cdigos posibles .

Los cdigos ms comunes, utilizados para convertir cantidades numricas en decimal son :

- Binario Natural
- BCD ( Decimal Codificado en Binario )
- Natural
- Exceso de tres
- Aiken

Veremos su estructura y composicin seguidamente, y comprobaremos sus ventajas e
inconvenientes, cuando abordemos la suma y la resta binaria .

En muchas ocasiones es necesario utilizar cdigos alfanumricos que conviertan nmeros, letras,
signos e instrucciones . El ms utilizado es el ASCII .

Por otra parte, cuando la informacin deba ser transmitida , es conveniente utilizar cdigos que
verifique la veracidad de la comunicacin detectando el error, en caso de producirse, o incluso
corrigindolo. Los cdigos detectores mas utilizados son los de paridad . Tambin son
comunes otros conocidos como 2 entre 5 y 2 entre 7 o Biquinario . En estos dos ltimos casos, las
combinaciones estn formadas por cinco y siete bits, respectivamente; de todos ellos, en ambos casos,
solamente dos son unos .

Los cdigos ms usuales que se emplean para corregir un dato numrico mal transmitido son los de
la familia Hamming .

12

Marzo 2013.-

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Cdigos Binarios Natural .

Consiste simplemente en representar, por el sistema de equivalencia, cualquier numero
decimal ( Base diez ) mediante la combinacin binaria correspondiente .

Familia de los Cdigos BCD

Como ya se a indicado, esta familia de cdigos es la ms utilizada para representar
informacin numrica .

Para codificar un numero decimal mediante este sistema se presenta por separado cada una de
sus cifras . La cantidad de bits necesaria para representar cada cifra es cuatro . Con ellos se pueden
efectuar 2
4
=16 combinaciones distintas . Como en el sistema decimal el numero de caracteres diferentes
es igual a diez ( del 0 al 9 ), siempre quedaran seis combinaciones inutilizadas .

La diferencia entre los cdigos de esta familia, natural, exceso de tres y aiken, reside en las
diez ( de las diecisis ) combinaciones distintas que emplea cada uno de ellos .

Cdigo BCD .
En BCD natural se utilizan , en orden creciente, las diez primeras combinaciones ; este
cdigo es de tipo ponderado, por lo tanto, tambin se le conoce como 8421.

Tabla N 3 . Tabla de cdigo BDC natural .

13

Marzo 2013.-
Sistema Decimal BCD natural
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1

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Cdigo Exceso de tres .

En BCD exceso de tres no se utilizan ni las tres primeras ni las tres ultimas; en consecuencia,
esta formado por las diez combinaciones intermedias desde 0011 hasta 1100, en donde a este
cdigo se le denominado exceso de tres, ya que, se obtiene del valor correspondiente del
BCD despus de la adicin de 3.

Tabla N 4 . Tabla de cdigo BDC exceso de tres .
Cdigo Aiken .

El BCD Aiken se emplean las cinco primeras y las cinco ultimas; en consecuencia, esta
formado por diez combinaciones ; este cdigo esta dentro de la categora de los cdigos
ponderados de ah que a este cdigo tambin se le denomine 2421, otra caracterstica de este
cdigo es la propiedad espejo invertido que aparece desde la combinacin 5 en adelante .

Tabla N 5 . Tabla de cdigo BDC Aiken .

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Marzo 2013.-
Sistema Decimal
BCD exceso
de tres
0 0 0 1 1
1 0 1 0 0
2 0 1 0 1
3 0 1 1 0
4 0 1 1 1
5 1 0 0 0
6 1 0 0 1
7 1 0 1 0
8 1 0 1 1
9 1 1 0 0
Sistema Decimal BCD Aiken
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 1 0 1 1
6 1 1 0 0
7 1 1 0 1
8 1 1 1 0
9 1 1 1 1

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Cdigo Biquinario .

Es un cdigo en el que cada digito representa un peso determinado, usando siempre una longitud
constante de 7 bit, tal como se indica en la tabla N 6 . El nombre de Biquinario se deriva de que
sus expresiones se pueden dividir en dos partes: uno Bi, que consta de los dos primeros bit y otra
quinaria que incluye los restantes . Observe la tabla siguiente que los dos bit, de la izquierda se
emplean para indicar si el numero esta por encima o por debajo de cinco .

Tabla N 6 . Tabla de cdigo Biquinario .

Ejemplo de conversin de Cdigos .
a) ( 2 8 1 3 )
10
=( 0010 1000 0001 0011 )
BCD

b) ( 3 2 2 9 )
10
=( 0110 0101 0101 1100 )
XS 3

c) ( 1 7 2 4 )
10
=( 0001 1101 0010 0100 )
Aiken

d) ( 1 0 2 9 )
10
=(0100010 0100001 0100100 10 10000 )
Biquinario

15

Marzo 2013.-
Sistema Decimal Biquinario
0 0 1 0 0 0 0 1
1 0 1 0 0 0 1 0
2 0 1 0 0 1 0 0
3 0 1 0 1 0 0 0
4 0 1 1 0 0 0 0
5 1 0 0 0 0 0 1
6 1 0 0 0 0 1 0
7 1 0 0 0 1 0 0
8 1 0 0 1 0 0 0
9 1 0 1 0 0 0 0

Fundacin DUOC UC

Cdigo Gray .

Hay muchas versiones del cdigo Gray pero todas tienen una caracterstica en comn . Para
hexadcimal se utiliza el cdigo Gray, el cual es un cdigo reflejado y no ponderado . La ventaja
de este cdigo reflejado sobre los otros cdigos es que un numero en el cdigo reflejado cambia solo
por un bit conforme proceda de un numero al siguiente, tal como se muestra en la tabla N 7 .

Sistema
Hexadecimal
Gray
0 0 0 0 0
1 0 0 0 1
2 0 0 1 1
3 0 0 1 0
4 0 1 1 0
5 0 1 1 1
6 0 1 0 1
7 0 1 0 0
8 1 1 0 0
9 1 1 0 1
A 1 1 1 1
B 1 1 1 0
C 1 0 1 0
D 1 0 1 1
E 1 0 0 1
F 1 0 0 0
Tabla N 7 . Tabla de cdigo Gray .

Es muy empleado el cdigo Gray, hay diversos tipos de decodificadores de tipo electromecnico
que requiere un cdigo en el que cambia un solo bit cada vez . La razn de estos se comprende si
por ejemplo, en el cdigo binario se pasa del 3 al 4, significa que el numero 0011 se pasa al numero
0100, lo que representa un cambio de tres bits simultneamente, imposible disear un dispositivo
mecnico tal como un juego de interruptores, que puede cambiar en poco tiempo la alimentacin de
varias lnea a la vez de forma sincronizada . La complejidad que requiere el circuito necesaria
para realizar un operacin elemental, como la suma, en cdigo Gray es la desventaja mas destacable
y la razn de su escaso uso .

Un numero decimales puede pasar a cdigo Gray convirtiendo primero a binario y Lugo
comenzando con el Bit de menos peso comparando cada vez cada digito binario con el siguiente

Ejemplo de conversin de Cdigos .

a) ( 2 E 1 A )
16
=( 0011 1001 0001 1111 )
Gray

b) ( 3 F F 9 )
16
=( 0010 1000 1000 1100 )
Gray

c) ( 1 B 2 C )
16
=( 0001 1110 0011 1010 )
Gray

16

Marzo 2013.-

Fundacin DUOC UC

Ejemplo :

Disear un conversor de cdigo de BCD a Gray.

Figura N 9. Diagrama de bloques de
CONVERSOR DE CODIGO BCD A GRAY .
Paso N 1 . Tabla de verdad
Entradas en BCD Salidas en Gray
N D C B A f (
D
) f (
C
) f (
B
) f (
A
)
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0
Tabla N 8 . Tabla de verdad del conversor de cdigo BCD a Gray .

Paso N 2 . Construccin de Mapas De Karnauhg .
Para f (
A
) se tendr : f (
A
) = ( 1,2,5,6,9,10,13,14 )

Mapa N 3 . Funcin de f (
A
) .
Funcin simplificada : B A B A B A A f = + = ) (
17

Marzo 2013.-

Fundacin DUOC UC

Para f (
B
) se tendr : f (
B
) = ( 2,3,4,5,10,11,12,13 )

B
) .
Funcin simplificada : C B C B C B B f = + = ) (

Para f (
C
) se tendr : f (
C
) = ( 4,5,6,7,8,9,10,11 )

C
) .
Funcin simplificada : D C D C D C C f = + = ) (

Para f (
D
) se tendr : f (
D
) = ( 8,9,10,11,12,13,14,15 )

D
) .
Funcin simplificada : D D f = ) (
18

Marzo 2013.-

Fundacin DUOC UC

Figura N 10. Circuito de un conversor de cdigo BCD a Gray .

19

Marzo 2013.-

Fundacin DUOC UC

Cdigo de Paridad .

Los cdigos de paridad se forman aadiendo un bit mas a los de la familia BCD . Pueden ser
de paridad par o impar . En el primer caso, el numero de unos, incluido el de paridad, debe ser
par y en el segundo caso impar . En la tabla N 8 se muestra, como ejemplo, el cdigo de
paridad impar formado a partir del BCD exceso tres .

El bit de paridad se genera mediante un circuito combinacional muy sencillo denominado
generador de paridad, que se construye con compuertas Or-Exclusiva . La deteccin se realiza
comprobando ( mediante un circuito detector, formado por compuertas Or-Exclusiva ) que el
numero de unos en cada combinacin es siempre par o impar, segn el caso .

Sistema Decimal
BCD exceso
de tres
Paridad
impar.
Cdigo a
enviar
0 0011 1 1 0011
1 0100 0 0 0100
2 0101 1 1 0101
3 0110 1 1 0110
4 0111 0 0 0111
5 1000 0 0 1000
6 1001 1 1 1001
7 1010 1 1 1010
8 1011 0 0 1011
9 1100 1 1 1100

Tabla N 9 . Tabla de cdigo de paridad impar construido con el BDC exceso tres .

Generador de paridad impar :

Figura N 11. Circuito Generador de paridad
Impar .

Tabla N 10 . Tabla de cdigo del generador de
paridad Impar construido con el BDC
exceso tres .

20

Marzo 2013.-
Entradas
BCD exceso de tres
D C B A
Salida
paridad
Impar .
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1

Fundacin DUOC UC

Cdigo ASCII .

El cdigo ASCII ( American Standard Code for Information Interchange ) permite
representar cifras decimales, caracteres alfabticos, signos especiales y diversas ordenes de control
para perifricos ( impresoras, pantallas, etc.) . En la tabla N 10, se muestra el cdigo ASCII
formando por ocho bits, de los cuales el de la izquierda es un bit de paridad . El bit b
7
es el mas
significativo o de mayor peso de la combinacin . En consecuencia, el formato queda constituido
de la siguiente manera :

P b
7
b
6
b
5
b
4
b
3
b
2
b
1

b
7
0 0 0 0 1 1 1 1
b
6
0 0 1 1 0 0 1 1
b
5
0 1 0 1 0 1 0 1
b
4
b
3
b
2
b
1
0 1 2 3 4 5 6 7
0 0 0 0 0
0
NUL
16
DLE
32
SP
48
0
64
@
80
P
96

112
p
0 0 0 1 1
1
SOH
17
DC1
33
!
49
1
65
A
81
Q
97
a
113
q
0 0 1 0 2
2
STX
18
DC2
34

50
2
66
B
82
R
98
b
114
r
0 0 1 1 3
3
ETX
19
DC3
35
#
51
3
67
C
83
S
99
c
115
s
0 1 0 0 4
4
EOT
20
DC4
36
$
52
4
68
D
84
T
100
d
116
t
0 1 0 1 5
5
ENQ
21
NAK
37
%
53
5
69
E
85
U
101
e
117
u
0 1 1 0 6
6
ACK
22
SYN
38
&
54
6
70
F
86
V
102
f
118
v
0 1 1 1 7
7
BEL
23
ETB
39

55
7
71
G
87
W
103
g
119
w
1 0 0 0 8
8
BS
24
CAN
40
(
56
8
72
H
88
X
104
h
120
x
1 0 0 1 9
9
HT
25
EM
41
)
57
9
73
I
89
Y
105
i
121
y
1 0 1 0 10
10
LF
26
SUB
42
*
58
:
74
J
90
Z
106
j
122
z
1 0 1 1 11
11
VT
27
ESC
43
+
59
;
75
K
91
|
107
k
123
{
1 1 0 0 12
12
FF
28
FS
44
,
60
<
76
L
92
\
108
l
124
,
1 1 0 1 13
13
CR
29
GS
45
-
61
=
77
M
93
|
109
m
125
}
1 1 1 0 14
14
SO
30
RS
46
.
62
>
78
N
94
.
110
n
126
~
1 1 1 1 15
15
SI
31
US
47
/
63
?
79
O
95

111
o
127
DEL

Tabla N 11 . Tabla de cdigo ASCII de 7 bits .
21

Marzo 2013.-

Fundacin DUOC UC

Cdigo Hamming .

Los cdigos correctores proporcionan el lugar que ocupa el bit errneo . Mediante el circuito
adecuado se puede corregir automticamente el fallo detectado en la informacin recibida . Se
utilizan, fundamentalmente, en procesos industriales .

El cdigo corrector ms utilizado es el Hamming , en el cual cada combinacin esta formada
por siete bits y para su construccin se parte tambin de los cdigos de la familia BCD . En
la tabla N 11 aparece el cdigo Hamming formado a partir del BCD natural .

b
7
b
6
b
5
b
4
b
3
b
2
b
1

0 0 0 0 0 0 0 0
1 0 0 0 0 1 1 1
2 0 0 1 1 0 0 1
3 0 0 1 1 1 1 0
4 0 1 0 1 0 1 0
5 0 1 0 1 1 0 1
6 0 1 1 0 0 1 1
7 0 1 1 0 1 0 0
8 1 0 0 1 0 1 1
9 1 0 0 1 1 0 0

Tabla N 12 . Tabla de cdigo Hamming, formado a partir del BCD natural.

Las columnas b
7
, b
6
, b
5
y b
3
corresponden al cdigo BCD natural . Las b
1
, b
2
y
b
4
se construyen de forma que en cada una de las siguientes combinaciones el numero de unos sea
par :
b
1
b
3
b
5
b
7

b
2
b
3
b
6
b
7

b
4
b
5
b
6
b
7

El bit b
1
se puede obtener a partir de la siguiente expresin :

b
1
=b
3
b
5
b
7

Es decir, mediante una compuerta Or exclusiva de tres entradas .

22

Marzo 2013.-

Fundacin DUOC UC

De la misma manera, b
2
y b
4
se generan con compuertas del mismo tipo, tomando como
referencia las funciones :
b
2
=b
3
b
6
b
7

b
4
=b
5
b
6
b
7

Por otra parte, el detector de errores debe generar tres funciones que cumplan las
condiciones siguientes :
C
1
=b
1
b
3
b
5
b
7

C
2
=b
2
b
3
b
6
b
7

C
3
=b
4
b
5
b
6
b
7

El numero decimal equivalente a la combinacin binaria C
3
, C
2
, C
1
indicara el lugar del bit
cuyo valor se ha invertido . El propio sistema receptor debe ser capaz de cambiar el valor del bit
errneo o mal transmitido por su valor adecuado, mediante un circuito corrector . Cuando no
exista error en la transmisin, el valor de las funciones C
1
, C
2
y C
3
ser cero en los tres casos porque,
en las combinaciones que se obtienen al asignar valores a los diferentes bits que las constituyen, el
numero de unos ser par .

Para comprender la forma de operar, supongamos que al transmitir el numero siete decimal,
cuyo valor codificado mediante Hamming es 0110100, se produce un error y la combinacin
recibida es 0110000 . El valor de cada una de las funciones C
1
, C
2
y C
3
ser :

C
1
=0 0 1 0 =1

C
2
=0 0 1 0 =1

C
3
=0 1 1 0 =0

La combinacin C
3
, C
2
, C
1
ser en este caso 011 que equivale al numero tres decimal . Esto
quiere decir que el bit equivocado es el b
3
, es decir, el tercero comenzando a contar por la derecha .

23

Marzo 2013.-

Fundacin DUOC UC

Gua de trabajo N 2

Z

Cdigos Binarios .

I. Transforme los siguiente nmeros a los cdigos indicados en el parntesis .

a.- ( 641 )
10
( )
BCD natural

( )
XS 3
( )
Aiken

b.- ( 1428 )
10
( )
BQ

( )
XS 3
( )
Gray

c.- ( 25DEA )
16
( )
Gray

( )
Aiken
( )
BCD natural

d.- ( A25DA )
16
( )
Gray

( )
Aiken
( )
BQ

e.- ( 110101101101101 )
2
( )
BCD natural

( )
Gray
( )
Aiken

f.- ( 101111101101 )
2
( )
Aiken

( )
Gray
( )
BQ

24

Marzo 2013.-
hechas en este .

Fundacin DUOC UC

II. Transforme los siguiente cdigos a los nmeros indicados en el parntesis .

a.- ( 1101,1011,1110,1111 )
Aiken
( )
10

b.- ( 1001,1010,1011,0100 )
XS 3
( )
2

c.- ( 0001,0100,1101,0011 )
Gray
( )
16

d.- ( 1100,0110,1000,0111 )
XS 3
( )
10

e.- ( 1000001,1010000,1000100,0100001 )
BQ
( )
10

f.- ( 1001,0100,0111,0011 )
BCD
( )
16

g.- ( 0110000,0100100,1001000,0101000 )
BQ
( )
2

h.- ( 0010,1100,1011,1111 )
Aiken
( )
2

i.- ( 0110,0100,0111,0110 )
BCD
( )
10

j.- ( 0100010,1000001,0100010 )
BQ
( )
16

k.- ( 1100,0110,1000,0111 )
Gray
( )
10

l.- ( 0111,0100,0110,0101 )
BCD
( )
2

m.- ( 0010,1100,1011,1111 )
Gray
( )
2

III. Realice las siguientes operaciones con nmeros codificados, entregando el resultado en la base
numrica indicada en el parntesis .

a.- [ (1001,1000,0101)
BCD
* (1100,0100,0001)
Aiken
] +(1100,1001,0110,0100)
XS 3
=( )
10

b.- [ (0111,1010,1001)
Gray
+(0010,0100,1000)
Gray
] * (0010,0000)
BCD
=( )
16

c.- [ (0110000,1010000,0100001)
BQ
+(1001000,0101000)
BQ
] * (0001,1111)
Gray
=( )
2

25

Marzo 2013.-

Fundacin DUOC UC

IV. Realice el diseo de los siguientes conversores de cdigo, se debe realizar : a) Tabla de verdad , b)
esquemas con compuertas de n entradas .

a.-

b.-

c.-

V. Realice el diseo de un generador de bit de paridad PAR para el cdigo XS 3 y tambin el detector
de bit de paridad .

VI. Realice el diseo de un generador de cdigo Hamming formado a partir del BCD natural, para ello
utilice la Tabla N 11 de sus apuntes .

VII. Realice el diseo de un detector de error para cdigo Hamming del ejercicio anterior, para ello
utilice sus apuntes .

26

Marzo 2013.-

Fundacin DUOC UC

Gua de trabajo N 3

Cdigos detectores de Error
y
Corrector Binarios .

I. Construir un cdigo de paridad PAR a partir del BCD Aiken .

II. Construir un cdigo de paridad IMPAR a partir del BCD XS - 3 .

III. Formar el cdigo Hamming a partir del BCD Xs- 3 .

IV. Expresar en Cdigo ASCII, los siguientes caracteres .

a) B
b) 7

c) h
d) Del

e) *
f) ;
V. Expresar en Cdigo ASCII, los siguientes caracteres con una paridad impar .

Carcter
Hexadecimal

E l e c t r o n i c a
LSB
b
1

b
2

b
3

Cdigo ASCII
b
4

b
5

b
6

MSB
b
7

P
P

27

Marzo 2011.-
hechas en este .

Fundacin DUOC UC

VI. Utilizando Cdigo de paridad Impar para Aiken verifique la siguiente situacin en los datos transmitidos,
y complete la siguiente tabla, recuerde que el dato recibido tiene presente el error, ya que el corrector lo
esta indicando .

VII. Utilizando Hamming verifique la siguiente situacin en los datos transmitidos, y complete la siguiente
tabla, utilizando la tabla N 11, recuerde que el dato recibido tiene presente el error, ya que el corrector lo
esta indicando .

28

Marzo 2011.-
Dato Transmitido Datos Recibido
Indicador de
error
P D C B A P D C B A
0 0 0 1 0 0 0 1 1
1 1 1 1 1 1 1 1 1
0 0 1 1 0 0 1 1 1
0 0 0 0 1 0 0 0 0
1 1 0 1 1 1 0 1 1
Dato Transmitido Dato Recibido Corrector
S
e
c
u
e
n
c
i
a

B
7
B
6
B
5
B
4
B
3
B
2
B
1
B
7
B
6
B
5
B
4
B
3
B
2
B
1
C
3
C
2
C
1

A 0 1 1 0 1 0 0 0 1 0 0 1 0 0
B 0 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1
C 0 0 1 1 0 0 0 0 0 1 1 0 0 1 1 1
D 0 1 0 1 0 1 0 0 1 0 1 0 1 0

Fundacin DUOC UC

VIII. Utilizando Hamming de la tabla anterior, indique cuales fueron los datos transmitidos .

Secuencia
Dato Transmitido
en decimal .-
A
B
C
D

29

Marzo 2011.-

Fundacin DUOC UC

COMPARADOR DE CUATRO BIT ( 7485 ).

Un comparador de magnitud es un dispositivo que compara dos nmeros binarios y produce una
respuesta tal como A es igual a B (A=B), A es mayor que B (A>B), o A es menor que B (A<B) . Una
unidad comercial es el comparador de magnitud de 4 bits 7485 . Un diagrama DIP para el comparador
de magnitud 7485 aparece en la Figura N 12 .

Figura N 12. Diagrama de terminales del 7485.

Figura N 13 Diagrama lgico de compuertas del IC 74LS85
30

Marzo 2013.-

Fundacin DUOC UC

El CI 7485 tiene ocho entradas de comparacin de datos . Dos nmeros binarios de 4 bits o
NIBBLES de informacin (A
3
A
2
A
1
A
0
y B
3
B
2
B
1
B
0
) se introducen en las entradas de comparacin
de datos . El CI 7485 compara los dos nmeros de 4 bits y genera una de tres salidas activas en el nivel
ALTO . Las tres salidas son o A >B ( el pin 5 esta en el nivel ALTO ) o A =B ( el pin 6 esta en el
nivel ALTO ) o A <B ( el pin 7 esta en el nivel ALTO ) . Bajo condiciones normales, solo una de tres
salidas esta en el nivel ALTO por alguna comparacin . En la Tabla N 13 se reproduce la tabla detallada
para el comparador de magnitud 7485 .

Entradas de comparacin Entradas de
Cascada
Salidas
A
3
,B
3
A
2
,B
2
A
1
,B
1
A
0
,B
0
A>B AB AB
3
X X X X X X H L L
A
3
B
2
X X X X X H L L
A
3
=B
3
A
2
B
1
X X X X H L L
A
3
=B
3
A
2
=B
2
A
1
B
0
X X X H L L
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
<B
0
X X X L H L
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
H L L H L L
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
L H L L H L
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
X X H L L H
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
H H L L L L
A
3
=B
3
A
2
=B
2
A
1
=B
1
A
0
=B
0
L L L H H L

Tabla N 13 . Tabla de verdad, comparador de magnitud de 4 bits 7485.

Un sencillo 7485 compara los dos nmeros de 4 bits, pero puede expandirse fcilmente para que
maneje nmeros de 8, 12, 16 o ms bits . Las entradas en cascadas normalmente se utilizan cuando se
expande el tamao de la palabra del comparador de magnitud . La conexin en cascada tpica del CI
7485 se muestra en la figura N 14. Las entradas en cascada de CI
2
se conectan directamente de las
salidas A>B, A =B y A<B del 7485 anterior ( CI
1
) . El circuito de la figura N 14 compara la magnitud
de dos nmeros binarios de 8 bits A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
y B
7
B
6
B
5
B
4
B
3
B
2
B
1
B
0
. En respuesta a
la comparacin, CI
2
hace conducir una de tres salidas en el nivel ALTO . Como ejemplo de la figura
N 14, si A
7
a A
0
es igual a 11111111 y B
7
a B
0
es igual a 10101010, entonces la salida A >B del CI
2
se
activa y se pone en el nivel ALTO . En este ejemplo, las dems salidas (A =B y A<B ) permanecen
desactivadas en un nivel lgico BAJO .

31

Marzo 2013.-

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Figura. N 14, conexin en cascada de comparadores de magnitud 7485

Un sencillo circuito de aplicacin de los comparadores de magnitud se el utilizado en el
equipamiento digital para generar la realimentacin a los a circuitos con el fin de hacer ajustes en la
entrada. La realimentacin es un elemento crtico en el automatizado . Por ejemplo, si una variable
fsica ( tal como temperatura, velocidad, posicin, tiempo, intensidad luminosa, presin, peso, etc. ) es
convertida a forma binaria por un conversor A/D , esta medida puede enviarse a una de las entradas de
comparacin de datos de un comparador de magnitud . Las dems entradas de comparacin de datos se
inicializan por el operador en el nivel adecuado . Las salidas del comparador de magnitud se utilizan para
activar los circuitos que controlan las variables fsicas hacia el nivel adecuado . El ejemplo de dicha
aplicacin se muestra en la figura N15 .

Figura. N 15. Aplicacin de control de temperatura con un comparador de magnitud
generando la realimentacin .
32

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En este ejemplo se va a controlar la temperatura de un horno . El sensor de temperatura enva una
seal analgica al conversor A/D que genera una seal binaria proporcional . La seal binaria se
introduce en las entradas B de comparacin de datos de un comparador de magnitud . El operador
inicializa las entradas de comparacin de datos A a la temperatura adecuada . Si la temperatura del
horno es demasiado baja, la salida A >B out del comparador de magnitud es activada con esta seal
realimentada a la unidad de control de temperatura . Esta unidad hace que la temperatura aumente. Si la
temperatura del horno es demasiado alta, la salida A <B out del comparador se activa y se realimenta a la
unidad de control de temperatura . La unidad de control de temperatura har que la temperatura
disminuya en el horno .

Otra aplicacin se muestras en la figura N 16, la cual plantea una autopista principal con un camino
de acceso secundario . Se colocan sensores de deteccin de vehculos a lo largo de los carriles C y D
(camino principal ) y en los carriles A y B (camino de acceso) . Las salidas del sensor son BAJ A ( 0 )
cuando no pasa ningn vehculo y ALTA ( 1 ) cuando pasa algn vehculo . El semforo del crucero se
controlar de acuerdo con la siguiente lgica:

1. El semforo E-O estar en luz verde siempre que los carriles C y D estn ocupados.
2. El semforo E-O estar en luz verde siempre que C o D estn ocupados pero A y B no estn
ocupados.
3. El semforo N-S estar en luz verde siempre que los carriles A y B estn ocupados pero C y D no
lo estn.
4. El semforo N-S tambin estar en luz verde cuando A o B estn ocupados en tanto que C y D estn
vacos.
5. El semforo E-O estar en luz amarillo, en forma intermitente, cuando no haya vehculos
transitando.

Figura. N 16. Aplicacin de control de semforos a travs de un comparador de
magnitud como elemento principal .

Utilizando las salidas del sensor A, B, C y D como entradas, disee un circuito lgico para controlar el
semforo. Debe haber dos salidas N/S y E/O, que pasen a ALTO cuando la luz correspondiente se pone
verde. Simplifique el circuito lo ms que sea posible y liste todos los pasos.
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Ejemplo :
Disear un Comparador Digital .

Figura N 17. Diagrama de bloques de
COMPARADOR DIGITAL DE DOS PALABRA DE 2 BITS ..
Paso N 1 . Tabla de verdad
Entradas Salidas
N B
1
B
0
A
1
A
0
F (A <
B)
f (A >B) f ( A=B )
0 0 0 0 0 0 0 1
1 0 0 0 1 0 1 0
2 0 0 1 0 0 1 0
3 0 0 1 1 0 1 0
4 0 1 0 0 1 0 0
5 0 1 0 1 0 0 1
6 0 1 1 0 0 1 0
7 0 1 1 1 0 1 0
8 1 0 0 0 1 0 0
9 1 0 0 1 1 0 0
10 1 0 1 0 0 0 1
11 1 0 1 1 0 1 0
12 1 1 0 0 1 0 0
13 1 1 0 1 1 0 0
14 1 1 1 0 1 0 0
15 1 1 1 1 0 0 1
Tabla N 14 . Tabla de verdad del comparador digital de dos bit .
Paso N 2 . Construccin de Mapas De Karnauhg .
Para f (A <B) se tendr : f (A <B) = ( 4,8,9,12,13,14 )

Mapa N 7 . Funcin de f (A <B).
Funcin simplificada :
( )
1 1 0 0 1 1
1 0 0 0 1 0 1 1
) (
) (
B A B A B A B A f
B B A B A A B A B A f
+ + = <
+ + = <

34

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Para f ( A >B ) se tendr : f ( A >B ) = ( 1,2,3,6,7,11 )

Mapa N 8 . Funcin de f (A >B) .
( )
1 1 0 0 1 1
1 0 0 0 1 0 1 1
) (
) (
B A B A B A B A f
B B A B A A B A B A f
+ + = >
+ + = >

Para f ( A =B ) se tendr : f ( A =B ) = ( 0,5,10,15 )

Mapa N 9 . Funcin de f (A =B) .
( ) ( )
( ) | |
( ) | |
( ) | |
1 1 0 0
1 1 0 0
1 1 1 1 0 0 0 0
0 0 0 0 1 1 0 0 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
) (
) (
) (
) (
) (
A B A B B A f
A B A B B A f
A B A B A B A B B A f
A B A B A B A B A B A B B A f
A A B B A A B B A A B B A A B B B A f
+ = =
= =
+ + + = =
+ + + = =
+ + + = =

35

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En resumen :

( )
( )
( ) | |
1 1 0 0
1 1 0 0 1 1
1 1 0 0 1 1
) (
) (
) (
A B A B B A f
B A B A B A B A f
B A B A B A B A f
+ = =
+ + = >
+ + = <

Figura N 18 Circuito de un Comparador de dos palabras de dos bit cada una .

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CODIFICADOR Y DECODIFICADOR .

Cualquier informacin que se desee tratar, procesar o almacenar mediante sistemas digitales, deber
ser traducida o codificada en un tipo de lenguaje apropiado . La forma correcta de hacerlo es convertir
cualquier nmero, letra, signo, instruccin u operacin en un conjunto de bits . Algunas de las
operaciones que se efectan comnmente comprenden CODIFICACIONES y DECODIFICACIONES .
Estas operaciones y otras se han facilitado por la disponibilidad de numerosos CI en la categora MSI
(integracin a mediana escala ).

Para cada uno de estos procesos se har un breve anlisis desde el correspondiente principio bsico
de operacin y luego se presentarn los CI especficos . Despus mostraremos la forma en que se
pueden utilizar slos o en combinacin con otros CI en diversas aplicaciones .

La codificacin y la decodificacin sern siempre operaciones necesarias en sistemas digitales que
traten informacin, o en procesos industriales donde sea necesario suministrar datos o presentar resultados .
En algunos sistemas cibernticos o de control es posible prescindir de este tipo de operaciones, siendo
suficiente la aplicacin de seales digitales mediante transductores y aplicar las salidas del circuito sobre
elementos de potencia tales como lmparas, motores, etc .

En esta actividad estudiaremos ambas operaciones codificacin y decodificacin , aunque la
actividad practica ser realizada con decodificadores, entendindose que la codificacin ser el proceso
inverso.

CODIFICADOR

Figura N 19. Diagrama general de un Codificador.

Un codificador es un circuito combinacional formado por 2
n
entradas y n salidas, cuya funcin es tal,
que una sola entrada adopta un determinado valor lgico ( 0 1, segn las propiedades del circuito ) las
salidas representan en binario el numero de orden de la entrada que adopte el valor activo .

Los codificadores comerciales construidos en tecnologa MSI son prioritarios, esto quiere decir que
la combinacin presente a la salida ser la correspondiente a la entrada activa de mayor valor decimal .

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ANALISIS DE UN CODIFICADOR 4 / 2.

Para realizar la construccin de codificador 4/2 nos guiaremos por la tabla de verdad de este ( Tabla
N 15 ).
E n t r a d a s S a l i d a s
E
3
E
2
E
1
E
0
S
1
S
0

0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1

Tabla N 15

Al extraer las funciones S
1
y S
0
, de la tabla de verdad N 15, esta quedan de la forma siguiente :

S
0
=E
1
+E
3

S
1
=E
2
+E
3

Al transformar las funciones S
1
y S
0
a funciones NAND .este quedara como sigue :

E3 E2 1 S
E3 E2 1 S
E3 E1 0 S
E3 E1 0 S
=
+ =
=
+ =

Para realizar la construccin de codificador 4/2, implementaremos las funciones antes mencionadas .

Figura N 20. Codificador 4 / 2 .-
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ESTUDIO DEL DISPOSITIVO 74147, Codificador 10 / 4 .

Figura N 21. Diagrama en bloque del codificador 74LS147

E n t r a d a s
S a l i d a s
__
9
__
8
__
7
__
6
__
5
__
4
__
3
__
2
_
1
__
D
__
C
__
B
___
A
H H H H H H H H H H H H H
L X X X X X X X X L H H L
H L X X X X X X X L H H H
H H L X X X X X X H L L L
H H H L X X X X X H L L H
H H H H L X X X X H L H L
H H H H H L X X X H L H H
H H H H H H L X X H H L L
H H H H H H H L X H H L H
H H H H H H H H L H H H L

Tabla N 16. Tabla de verdad del codificador 74LS147

Como se observar en este dispositivo el nivel activo a la entrada es el 0 . Por otra parte, las salidas
proporcionan el valor codificado de la entrada activa en forma negada . Por esta razn, las variables de
entrada y las funciones de salida aparecen con un signo de inversin en la tabla de verdad y con pequeo
circulo en el diagrama de conexin de este . Estos signos sern frecuentes en los diagramas y tablas de
todos los dispositivos que analizaremos a partir de ahora .

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Observando la parte de las lneas de entrada ( 1 a 9 ) de la Tabla N 16 , podemos comprobar que
aparece una cantidad considerable de trminos indiferentes . Esto indica que, cuando una determinada
entrada esta activada ( nivel L ), el dispositivo codifica el nmero correspondiente a esa entrada, sea cual
sea, el estado de todas las lneas que se encuentran a la derecha, es decir, el circuito reconoce la entrada de
valor ms alto . Por esta razn se dice que el 74LS 147 es un codificador prioritario .

Como todo circuito combinacional, el codificador 74LS147 esta constituido por un conjunto de
compuertas lgicas de varios tipos . En la figura N 22 se muestra el diagrama lgico completo . Las
compuertas que tienen un circulo a la entrada son inversores normales . El smbolo indica que el nivel
activo es el cero .

Figura N 22. Diagrama lgico del codificador 74LS147
40

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STUDIO DEL DISPOSITIVO 74148, Codificador 8 / 3 .

El codificador 74LS148 es uno de los pocos circuitos de este tipo, fabricados en tecnologa MSI, que
se pueden encontrar en los catlogos de componentes . Es un dispositivo de 8 lneas de entrada y 3 de
salidas . Con un solo circuito de estas caractersticas es posible codificar en binario los 8 primeros nmeros
del sistema decimal, figura N 23 ; sin embargo, tal como se muestra en figura N 24, es posible conectar
en cascada varios dispositivos para codificar una cantidad mayor de nmeros . En cualquier caso, en este
tipo de dispositivos o circuitos , las entradas y las salidas deben estar relacionadas, como se mencion
anteriormente, mediante la expresin :
n
N 2 = , donde N es el numero de entradas y n es el numero de
salidas .

Figura N 23. Diagrama en bloque del codificador 74LS148

E n t r a d a s
S a l i d a s
__
EI
__
7
__
6
__
5
__
4
__
3
__
2
__
1
__
0
___
A
2

___
A
1

___
A
0

___
GS
___
EO
H X X X X X X X X H H H H H
L H H H H H H H H H H H H L
L L X X X X X X X L L L L H
L H L X X X X X X L L H L H
L H H L X X X X X L H L L H
L H H H L X X X X L H H L H
L H H H H L X X X H L L L H
L H H H H H L X X H L H L H
L H H H H H H L X H H L L H
L H H H H H H H L H H H L H

Tabla N 17. Tabla de verdad del codificador 74LS148
41

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Figura N 24. Codificador de 16 bits ( LSB =Bit menos significativo, MSB =Bit mas significativo .

En la tabla N 17 se muestran todas las salidas y todas las entradas del codificador . En la tabla del
codificador es suficiente con recoger aquellas combinaciones que se corresponden con los 8 primeros
nmeros del sistema decimal .

Por otra parte, veremos que aparecen entradas y salidas complementarias o de control que
completan las prestaciones de los dispositivos . Es as, que definiremos la funcin de cada una de estas
entradas o salidas complementarias .

El terminal EI ( Enable Input ) es una entrada de habilitacin o inhibicin que permite codificar al
dispositivo cuando se le aplica un nivel bajo ( L ) . En caso contrario, es decir, cuando esta a nivel alto
( H ), sea cual sea el estado de las entradas, el circuito se inhibe y no codifica, apareciendo un nivel alto en
todas las salidas, incluidas EO y GS . La salida EO ( Enable Output ) indica, mediante un nivel bajo,
que ninguna entrada esta activada, estando habilitado el dispositivo para codificar ( EI =L ) . Por el
contrario, si, al menos, una de las entradas esta activada, EO responder con un nivel alto . Por ultimo,
GS ( Group Signal ) muestra un nivel bajo cuando alguna de las entradas esta activada, siendo su estado el
inverso cuando todas las entradas estn inactivas o el circuito esta inhibido . Como se vera, estos tres
terminales juegan un papel importante cuando se conectan varios dispositivos en cascada .

42

Marzo 2013.-

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Al observar la tabla N 17, se aprecia que el codificador muestra como resultado de operacin
aquella entrada activa ( nivel L ), el dispositivo codifica el numero correspondiente a esa entrada sea cual
sea el estado de todas las entradas que se encuentran a su derecha , es decir, el circuito reconoce la entrada
de valor mas alto . Por esta razn se dice que el 74LS148 es un codificador prioritario .

Como todo circuito combinacional, el decodificador 74LS148 esta constituido por un conjunto de
compuertas lgicas de varios tipos . En la figura N 25 se muestra el diagrama lgico completo . Las
compuertas que tienen un circulo a la entrada son inversores normales . El smbolo indica que el nivel
activo es el cero .

Figura N 25. Diagrama lgico del codificador 74LS148

43

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DECODIFICADOR

Figura N 26 . Diagrama general de un decodificador.

Un decodificador es un circuito lgico que convierte un cdigo binario de entrada de N bits, en
lneas de salida de manera tal, que cada una de estas lneas slo sea activada para una posible combinacin
de entrada, la figura N 26 muestra el diagrama general del decodificador con N entradas y 2
N
salidas.

Muchos decodificadores estn diseados para producir salidas activas en nivel bajo, donde
solamente la salida seleccionada es baja, en tanto que todas las otras son altas . Esto siempre lo indica la
presencia de pequeos crculos en las lneas de salida del diagrama de decodificador.

Algunos decodificadores no utilizan los 2
N
posibles cdigos de entrada, sino slo unos cuantos. Por
ejemplo, un decodificador de BCD a Decimal tiene un cdigo de entrada de 4 bits y 10 lneas de salida que
corresponden a los 10 grupos de cdigo BCD, que van desde 0000 hasta el 1001 . Los decodificadores de
este tipo a menudo estn diseados de forma tal, que si cualquiera de los cdigos que no se utilizan se aplica
a la entrada, NINGUNA de las salidas se activara .

Algunos decodificadores tienen una o ms entradas de HABILITACION que se utilizan para
controlar la operacin de decodificador.

ANALISIS DE UN DECODIFICADOR 2 / 4.

Para realizar la construccin de un decodificador 2/4 nos guiaremos por la tabla de verdad de este
( Tabla N 18 ).
Entradas S a l i d a s
E
B
E
A
S
3
S
2
S
1
S
0

0 0 1 1 1 0
0 1 1 1 0 1
1 0 1 0 1 1
1 1 0 1 1 1

Tabla N 18 .

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Marzo 2013.-

Fundacin DUOC UC

3
, S
2
, S
1
y S
0
, de la tabla de verdad N 18, esta quedan de la forma
siguiente :
Para S
0
tendremos :

Mapa N 10 . Funcin de S
0
.

Al extraer la funcin del mapas y luego transformarla a funcin NAND, esta queda como sigue :
B A 0
B A 0
E E S
E E S
=
+ =

Para S
1
tendremos :

1
.

B A 1
B A 1
B A 1
E E S
E E S
E E S
=
=
+ =

Para S
2
tendremos :

2
.
45

Marzo 2013.-
E
A

E
B

0 1
0 1
1 1 1
A
B
0 1
0 1
1 1 1
A
B
0 1
0 1 1
1 1

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B A 2
B A 2
E E S
E E S
=
+ =

Para S
3
tendremos :

3
.

B A 3
B A 3
E E S
E E S
=
+ =

Para realizar la construccin de un decodificador 2/4 figura N 27, implementaremos las funciones
antes mencionadas ( S
0
, S
1
, S
2
y S
3
).

Figura N 27 . Decodificador 2 / 4 .-

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Marzo 2013.-
A
B
0 1
0 1 1
1 1

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ESTUDIO DEL DISPOSITIVO 7442, Decodificador BCD - Decimal.

Es un circuito construido en Tecnologa TTL . Tiene 4 lneas de entrada y diez de salida, aplicando
una combinacin BCD a su entrada, activa la correspondiente lnea de salida . Cada salida cambia hacia
el nivel BAJO, slo cuando se aplica su correspondiente entrada BCD . Para aquellas combinaciones de
entrada que no son validas para BCD, ninguna de las salidas se activara . Este decodificador tambin se
conoce como decodificador de 4 a 10 . El smbolo lgico se encuentran en la figura N 28 y la tabla de
verdad del 7442 se encuentran en la Tabla N 19. Note que este decodificador no tiene entrada de
habilitacin, pero el 7442 se puede emplear como decodificador de 3 a 8, empleando para ello la entrada D
como entrada de habilitacin .

Tabla N 19 . Tabla de verdad Figura N 28 . Smbolo lgico.

47

Marzo 2013.-
ENTRADAS SALIDA ACTIVA
D C B A 0 1 2 3 4 5 6 7 8 9
L L L L L H H H H H H H H H
L L L H H L H H H H H H H H
L L H L H H L H H H H H H H
L L H H H H H L H H H H H H
L H L L H H H H L H H H H H
L H L H H H H H H L H H H H
L H H L H H H H H H L H H H
L H H H H H H H H H H L H H
H L L L H H H H H H H H L H
H L L H H H H H H H H H H L
H L H L Ninguna
H L H H Ninguna
H H L L Ninguna
H H L H Ninguna
H H H L Ninguna
H H H H Ninguna

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ESTUDIO DEL DISPOSITIVO 7447, Decodificador BCD 7 Segmentos.

Muchas presentaciones numricas en dispositivos de visualizacin utilizan una configuracin de 7
segmentos para formar los caracteres decimales de 0 a 9 y algunas veces los caracteres hexadecimales de A
a F . Cada segmento est hecho de un material que emite luz ( Display ) cuando pasa corriente a travs de
l, los patrones de segmentos que sirven para presentar los diversos dgitos.
El decodificador 7447 esta diseado para activar segmentos especficos, aun de cdigos de entrada
mayores que 1001 ( 9 ) . La figura N 29 muestra las representaciones para los cdigos desde 0000 hasta
1111. Note que un cdigo de entrada de 1111 borrar todos los segmentos .

Figura N 29 . Modelos de segmentos para todos los posibles cdigos de entrada .
El smbolo lgico se encuentran en la figura N 30 y la tabla de verdad del 7447 se encuentran en la
tabla N 20 .

ENTRADAS SALIDAS
LT RBI D C B A BI/RBO a b c d e f g
H H L L L L H L L L L L L H
H X L L L H H H L L H H H H
H X L L H L H L L H L L H L
H X L L H H H L L L L H H L
H X L H L L H H L L H H L L
H X L H L H H L H L L H L L
H X L H H L H H H L L L L L
H X L H H H H L L L H H H H
H X H L L L H L L L L L L L
H X H L L H H L L L H H L L
H X H L H L H H H H L L H L
H X H L H H H H H L L H H L
H X H H L L H H L H H H L L
H X H H L H H L H H L H L L
H X H H H L H H H H L L L L
H X H H H H H H H H H H H H
X X X X X X L H H H H H H H
H L L L L L L H H H H H H H
L X X X X X H L L L L L L L

Tabla N 20 . Tabla de verdad Figura N 30 . Smbolo lgico.
48

Marzo 2013.-

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Gua de trabajo N 4

Codificadores y Decodificadores.

I. Disee un Codificador 4/2 sin Prioridad, para ello utilice lgica negativa a la entrada y a la salida lgica
positiva, se pide :
a) Tabla de Verdad.
b) Funciones booleanas.
c) Circuitos con compuertas de n entradas.

II. Disee un circuito decodificador, al cual ingrese un cdigo BCD y entregue de respuesta un cdigo 7
segmentos para Display de ctodo comn, tambin considere que cuando se ingresen los cdigos 1010,
1011, 1100, 1101, 1110, 1111 aparecen los caracteres A, b, C, d, E y F respectivamente, otro carcter
que no debe confundirse es el 6, se pide :
a) Tabla de Verdad.

49

Marzo 2013.-
hechas en este .

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III. Disee un Codificador 4/2, que cumpla con la siguiente tabla de verdad .

E n t r a d a s
S a l i d a s
__
I
3 2 1 0 B A Sc
0 0 0 0 1 0 0 1
0 0 0 1 0 0 1 1
0 0 1 0 0 1 0 1
0 1 0 0 0 1 1 1
1 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0
1 0 0 1 0 0 0 0
1 0 1 0 0 0 0 0
1 1 0 0 0 0 0 0

IV. Un codificador proporciona una seal de 4 bits que indique la posicin de una antena en pasos de 30 ,
utilizando el cdigo que se muestra en la tabla. Disee un circuito que indique cuando la antena se
encuentra en el primer cuadrante .

V. Disee un Decodificador 3/8, para ello utilice lgica positiva a la entrada y a la salida lgica negativa,
se pide :
a) Tabla de Verdad.

50

Marzo 2013.-
Salidas del Codificador
Posicin
D C B A
0 30 1 1 0 0
30 60 0 1 0 0
60 90 0 1 1 0
90 120 1 1 1 0
120 150 1 0 1 0
150 180 0 0 1 0
180 210 0 0 1 1
210 240 1 0 1 1
240 270 1 1 1 1
270 300 0 1 1 1
300 330 0 1 0 1
330 360 1 1 0 1

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VI . Dado el decodificador de la figura, determinar el valor de sus salidas para todas las combinaciones de
las entradas descritas en el cronograma adjunto .

VII . Dado el codificador de la figura, cuyo cronograma es el siguiente, determinar el valor de sus salidas
para todas las combinaciones de las entradas descritas en el cronograma . ( Para ello utilice la tabla N
17 del IC 74148 ).

51

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VIII. Se dispone de un Joystick como el que se muestra en la figura, el sistema mecnico del mismo
proporciona un nivel lgico bajo ( 0 volts ) en la salida correspondiente, cuando la palanca del Joystick
apunta en su direccin, dando un nivel lgico alto ( 5 Volts ) en caso contrario . De esta forma, si la
palanca apunta al Noroeste en el terminal etiquetado como NO aparecen ( 0 Volts ) .

Se pide :
Disee un codificador de Joystick, basado en el 74148, segn la tabla . Deber indica claramente
los terminales de entrada y de salida . nicamente se puede utilizar el IC 74148 .

E n t r a d a s
S a l i d a s
__
EI
__
N
___
NE
__
E
___
SE
__
S
___
SW
___
W
___
NW
___
C
___
B
___
A
__
R
0 0 1 1 1 1 1 1 1 0 0 0 0
0 1 0 1 1 1 1 1 1 0 0 1 0
0 1 1 0 1 1 1 1 1 0 1 0 0
0 1 1 1 0 1 1 1 1 0 1 1 0
0 1 1 1 1 0 1 1 1 1 0 0 0
0 1 1 1 1 1 0 1 1 1 0 1 0
0 1 1 1 1 1 1 0 1 1 1 0 0
0 1 1 1 1 1 1 1 0 1 1 1 0
0 1 1 1 1 1 1 1 1 0 0 0 1

52

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IX. Disee un visualizador numrico de cuatro, realizado con Display de siete segmentos en nodo comn
y decodificadores de BCD a siete segmentos del tipo 74LS47 . El visualizador deber cumplir con las
siguientes normas :

- Si el numero decimal a representar es menor de 1.000, no debern encender los ceros no
significativos de la izquierda .
- El cero decimal se representara por un solo 0 en la posicin derecha .
- Teniendo en cuenta el funcionamiento de este decodificador, reflejado en la Tabla N 20.
- En el decodificador Dec
1
se deben poner a 1 las entradas LT , RBI y 0 / RB BI , por lo que
decodifica de forma normal cada uno de los nmeros presentes en sus entradas, incluido el 0 ( 0000
en BCD ) .
- Los decodificadores tienen conectados sus pines LT ( Lamp Test ) a 1 para que no se active este
modo de funcionamiento del decodificador ; asimismo, este terminal esta a 1 en Dec
2
, Dec
3
y Dec
4
.

- La entrada de RBI del Dec
2
debe estar conectada a 0, por lo que se decodificaran todas las entradas,
excepto cuando en ellas se introduce 0000; en ese instante, las salidas del decodificador se pondrn
a 0, apagndose todos los segmentos del Display y poniendo la salida 0 / RB BI a 0 .

- Por otra parte, como los pines de 0 / RB BI del decodificador Dec
4
esta conectada a la entrada
RBI del Dec
3
, que visualiza las centenas, este actuara de igual forma que el Dec
4
. La anterior
operacin se repite de nuevo entre el decodificador Dec
3
de las

centenas y el de Dec
2
de las decenas .

53

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MULTIPLEXORES Y DEMULTIPLEXORES .

MULTIPLEXORES

La funcin de multiplexar consiste en enviar a voluntad por una sola salida una de las informaciones
presentes en varias de las lneas de entrada .

Los circuitos combinacionales que realizan esta funcin se llaman multiplexores y estn formados
por 2
N
lneas de entrada, una salida y N entradas de control .

Figura N 31 . ( a ) Diagrama de multiplexor . ( b ) Diagrama en bloques de multiplexor 4 / 1.

ANALISIS DE UN MULTIPLEXOR 4 / 1.

Para realizar la construccin de un multiplexor 4/1 nos guiaremos por la tabla de verdad de este
( Tabla N 21 ).
E n t r a d a s S a l i d a
E
3
E
2
E
1
E
0
C
1
C
0
S
X X X 0 0 0 0
X X X 1 0 0 1
X X 0 X 0 1 0
X X 1 X 0 1 1
X 0 X X 1 0 0
X 1 X X 1 0 1
0 X X X 1 1 0
1 X X X 1 1 1

Tabla N 21. Tabla de verdad de un multiplexores 4 / 1 .
54

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Al extraer las funciones S , de la tabla de verdad N 21, esta quedan de la forma siguiente :

1 0 3 1 0 2 1 0 1 1 0 0
1 0 3 1 0 2 1 0 1 1 0 0
* * * C C E C C E C C E C C E S
C C E C C E C C E C C E S
=
+ + + =

Para realizar la construccin del multiplexor 4/1, implementaremos la funcin antes mencionada .

Figura N 32 . Multiplexor 4 / 1 .-

55

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ESTUDIO DEL DISPOSITIVO 74151, Multiplexor 8 / 1 .

El 74LS151 es un multiplexor de 8 lneas de entrada ( D
0
a D
7
), 3 entradas de seleccin o control
( A, B y C ), una entrada S o tambinG ,que inhibe o habilita al dispositivo y 2 salidas complementarias :
Y y W . En un circuito de este tipo, la relacin entre el numero de lneas de entrada de informacin N y
el numero de entradas de seleccin n debe ajustarse siempre a la siguiente expresin : N =2
n
.

La tabla N 22 es una sntesis de la tabla de verdad del dispositivo en la que se muestra, de manera
ingeniosa, el comportamiento del multiplexor . Si se presentase la tabla de verdad completa, seria
necesario ordenar todas las combinaciones que se pueden obtener a partir de 11 variables ( las 3 entradas de
control, mas las 8 lneas de datos ) .
Entradas Salidas
Seleccin Inhibicin
C B A
G
Y W
X X X L L H
L L L H
0
D
0
D
L L H H
1
D
1
D
L H L H
2
D
2
D
L H H H
3
D
3
D
H L L H
4
D
4
D
H L H H
5
D
5
D
H H L H
6
D
6
D
H H H H
7
D
7
D

Tabla N 22. Tabla de verdad de un multiplexores 8 / 1 .

A travs de las 3 entradas de control, este componente permite seleccionar cada una de sus 8 lneas
de datos y presentar la informacin correspondiente en las salidas Y y W .

Como se puede comprobar, un nivel alto en la entrada G ( inhibicin ), deja fijo el valor de las
salidas Y y W , sea cual sea la combinacin binaria presente en las entradas de seleccin . Un nivel bajo
aplicado a dicha entrada habilita al dispositivo para su funcionamiento como multiplexador .

La funcin del multiplexador 74151, obtenida de la tabla N 22, puede expresarse de la siguiente
manera cuando la entrada de inhibicin se encuentra a nivel bajo :

7 6 5 4 3 2 1 0
D C B A D C B A D C B A D C B A D C B A D C B A D C B A D C B A Y + + + + + + + =

56

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El diagrama lgico, en el que se contemplan todas las entradas y todas las salidas , es el que se
muestra en la figura N 33 .

Figura N 33 . Diagrama lgico del multiplexador 74LS 151 .-

57

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DEMULTIPLEXORES .

Son circuitos que realizan la funcin contraria a la de los multiplexores . Tienen una sola entrada
cuyo dato se transmite a la lnea de salida seleccionando mediante las entradas de control . Las salidas no
seleccionadas estarn a nivel 0 .

Figura N 34 . ( a ) Diagrama de Demultiplexor . ( b ) Diagrama en bloques de Demultiplexor 4 / 1.

ANALISIS DE UN DEMULTIPLEXOR 1 / 4.

Para realizar la construccin de un Demultiplexor 1/4 nos guiaremos por la tabla de verdad de
este ( Tabla N 23 ).
E
D
C
1
C
0
S
3
S
2
S
1
S
0

0 0 0 0 0 0 0
1 0 0 0 0 0 1
0 0 1 0 0 0 0
1 0 1 0 0 1 0
0 1 0 0 0 0 0
1 1 0 0 1 0 0
0 1 1 0 0 0 0
1 1 1 1 0 0 0

Tabla N 23. Tabla de verdad de un Demultiplexores 1/ 4 .
58

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0
, S
1
, S
2
y S
3
, de la tabla de verdad N 23, esta quedan de la forma siguiente :
1 0 3
1 0 3
1 0 2
1 0 2
1 0 1
1 0 1
1 0 0
1 0 0
C C E S
C C E S
C C E S
C C E S
C C E S
C C E S
C C E S
C C E S
D
D
D
D
D
D
D
D
=
=
=
=
=
=
=
=

Para realizar la construccin del Demultiplexor 1/4, implementaremos las funciones antes
mencionadas .

Figura N 35. Demultiplexor 1 / 4 .-

59

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Gua de trabajo N 5


I.- Disear un Multiplexor de 3 entradas de control A, B y C , se pide : a) Tabla de Verdad, b) circuito
con compuertas de n entradas .

II .- Disear un circuito de 4 entradas de control y 16 entradas de datos que entregue 1 en la salida, cuando
exista igual cantidad de 0 que 1, en las entradas de datos
Se pide : a) tabla de verdad , b) circuito con utilizando multiplexores .-

III .- Disear con un multiplexor 74LS151 el circuito que cumpla la siguiente funcin :

a b c d a b c d a b c d a b c d a b c d a b c d a b c d a b c d a b c d F + + + + + + + + =

IV .- Realizar mediante un multiplexor un circuito lgico que para una entrada en cdigo Gray de 4 Bits, su
salida sea 1, para las combinaciones que tenga 3 unos solamente .

V.- Disear un multiplexor de 16 / 1, utilizando dos multiplexores de 8 / 1 mas el hardware asociado para
su control .

VI .- Dado un multiplexor de 8 entradas de datos y 3 de seleccin, determinar el valor de su salida para las
combinaciones de entradas descritas en el siguiente cronograma . Realice el tren de pulsos de la
salida ( Z )

60

Marzo 2013.-
hechas en este .

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VII .- Dado un Demultiplexor de 8 salidas de datos y 3 de seleccin; determinar el valor de sus salidas para
las combinaciones de entradas descritas en el cronograma siguiente . Realice el tren de pulsos de las
salidas ( O
0
, O
1
, O
2
, O
3
, O
4
, O
5
, O
6
, O
7
)

61

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II UNIDAD :

Sistemas Secuenciales .-

_____________________________________________________________________________________
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II UNIDAD : Sistemas Secuenciales .-

SISTEMAS SECUENCIALES .-

Los circuitos secunciales de la misma forma que los combinacionales estn formados por
compuertas lgicas .

Este tipo de circuitos es capaz de memorizar el estado de las entradas y convertirle en un estado
interno del sistema; la salida no depende solo de las entradas como en los circuitos combinacionales, sino,
tambin del estado interno .

En otras palabras en los sistemas combinaciones lgicos, las salidas solo dependen del estado de las
entradas del circuito, en el instante considerado y es independiente de las entradas anteriores .

Los sistemas que son capaces de almacenar el estado de las entradas en un instante y utilizarlo para
tomar decisiones posteriores cuando cambia el estado de aquellos se le denomina SISTEMA
SECUENCIAL :

Figura N 36. Diagrama en bloque de Sistemas Digitales .-

Los circuitos secunciales mas elementales capaces de almacenar informacin con llamados
biestables o Flip Flop .

62

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* BIESTABLES : Son circuitos constituidos por compuertas lgicas capaces de almacenar un bit, que es
la informacin mas elemental .

Existe una gran variedad de biestables que se clasifican de la siguiente manera .

Figura N 37. Clasificacin de los Biestables segn como se activan .-

Los Flip- Flop en su forma general constan de dos terminales de entrada y dos de salida .

Un Flip-Flop se define en estado 1 si su salida es 1 y su salida es 0 .

Un Flip-Flop se define en estado 0 si su salida es 0 y su salida

es 1 .

El estado de salida Qn corresponde al valor del estado actual de la salida .

El estado de salida de Qn+1 corresponde al valor del estado siguiente ( +1) de la salida .

63

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Construccin de un Flip Flop .-

Para la construccin de un Flip Flop vamos a comenzar por los componentes bsicos ( compuertas
lgicas ) de DIGITALES , que ya, conocemos .

Al disponer de una compuerta OR y aplicarle niveles lgicos, esto es lo que ocurrir .

( a ) ( b )

Figura N 38. ( a ) Compuerta lgica Or ( b ) Tren de pulsos de figura 43 ( a )

t0 - t1 => S =0 ; Q =0
t1 - t2 => S =1 : Q =1
t2 - t3 => S =0 ; Q =0
t3 - t4 => S =1 : Q =1
t4 - t5 => S =0 ; Q =0
t5 - t6 => S =1 : Q =1
t6 - t7 => S =0 ; Q =0
t7 - t8 => S =1 : Q =1

Se concluye que el circuito es de lgica combinacional, por que la salida depende exclusivamente de la
entrada . No existe situaron de memorizacin, es decir, la salida no depende del estado anterior .

Para lograr que en la salida est tambin en funcin del estado anterior es necesario realimentar el circuito
como se muestra en la figura siguiente :

( a ) ( b )

Figura N 39. ( a ) Compuerta lgica Or realimentada ( b ) Tren de pulsos de figura 44 ( a )
64

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Re S Q
0 0 0
0 1 1
1 0 1
1 1 1
Tabla N 24. Tabla de verdad .

Se puede observar que al llegar al tiempo t2 se retira la orden S =1, pero la seal continua en Q =1, esto se
debe a que la seal de realimentacin Re =1, hay que tener en cuenta que la salida no responde en forma instantnea a
la orden de entrada, ya que, existe un retardo de tiempo, luego la salida se enclava en 1, sin embargo es necesario
cuando as se requiera vaciar la informacin de la memoria para responder a otra situacin . Para lograr este objetivo
se debe interrumpir la seal de realimentacin , esto se logra con una compuerta cuya abertura es controlada por una
seal ( Reinicio =Reset ), de acuerdo a la figura siguiente :

t0 - t1 => S = 0 ; R =0 ; R * Re =0 Q =0
t1 - t2 => S = 1 ; R =0 ; R * Re =1 Q =1
t2 - t3 => S = 0 ; R =0 ; R * Re =1 Q =1
t3 - t4 => S = 0 ; R =0 ; R * Re =1 Q =1
t4 - t5 => S = 1 ; R =0 ; R * Re =1 Q =1
t5 - t6 => S = 0 ; R =0 ; R * Re =1 Q =1
t6 - t7 => S = 0 ; R =1 ; R * Re =0 Q =0
t7 - t8 => S = 0 ; R =0 ; R * Re =0 Q =0
t8 - t9 => S = 0 ; R =0 ; R * Re =0 Q =0
t9 - t10 => S = 1 ; R =0 ; R * Re =1 Q =1

Figura N 40. ( a ) Circuito modificado ( b ) Tren de pulsos de figura 40 ( a )
65

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La compuerta negadora que se dispuso en la entrada R, es debido a que R no siempre estar activo, para que
el estado de memoria ingrese a la compuerta sumadora, de esta forma la seal activa ser el 0 .

Del observar la tabla anterior esto nos indica que la seal de realimentacin Re se obtiene a la salida Q en 1,
la salida Q sostiene la seal de realimentacin en 1, con lo cual, la salida Q queda enclavada en 1, lo que nos indica
que la salida es estable . Esta condicin se presenta cuando S =0 y R =0.

Esta situacin se puede expresar de la siguiente manera :

( Qn +1 ) =( Qn )

que nos dice que la salida Qn +1 ( estado siguiente ), es igual a la salida Qn ( estado anterior ) del circuito .

a) t0 - t1 => S = 0 ; R =0 ; R * Re =0 Q =0
b) t1 - t2 => S = 1 ; R =0 ; R * Re =1 Q =1
c) t2 - t3 => S = 0 ; R =0 ; R * Re =1 Q =1
d) t6 - t7 => S = 0 ; R =1 ; R * Re =0 Q =0
e) t9 - t10 => S = 1 ; R =0 ; R * Re =1 Q =1

Podemos llevar el comportamiento del circuito a la tabla siguiente :

R S Q
0 0 Qn
0 1 0
1 0 1
1 1 #
Tabla N 25. Tabla de verdad .

De esto podemos concluir :

- La entrada S ordena a la salida del circuito ir a 1 iniciar ( b ) y ( e ).
- La entrada R del circuito ordena a la salida ir a 0 reiniciar ( d ).
- Las entradas S y R en 0 corresponden a una situacin de memorizacin, porque la salida del circuito
permanece estable en la ltima orden ( Qn +1 =Qn ) ( a ) y ( c ).

Figura N 41. Bascula R - S

66

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Al reemplazar aplicando el lgebra de Boole el esquema queda diagramado de la forma siguiente :

Figura N 42. Bascula R S, optimizada utilizando lgebra de Boole

Para optimizar el circuito, a las variables de entrada se les cambia por su complemento :

Figura N 43. Bascula R S

Este circuito da origen a otro tipos de flip flop o Biestables, como por ejemplo :
- R S
- R S T
- D

Los flip flop pueden ser sincrnicos asincrnicos dependiendo de si necesitan o no de una seal de reloj para
operar . Los flip flop asincrnicos se denominan comnmente cerrojos biestables o Latches .

FLIP FLOP R S

Figura N 44. Flip - Flop R S

Como se eliminan las compuertas de R y S , las entradas de este flip flop deberan ser su
complemento, pero por convencin se decidi seguir llamndole R y S .

El efecto que produce es cambiar los niveles de activacin, es decir, el nivel de reposo es 1 y el de
activacin 0 , esto nos originaria la siguiente tabla de verdad .

Qn R S Qn +1
0 0 0 #
0 0 1 1
1 1 0 0
1 1 1 0
Tabla N 26. Tabla de verdad , Flip - Flop R S.
67

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FLIP FLOP R S T

Figura N 45. Flip Flop R S T

Con este tipo de flip flop al agregar un tercer terminal de entrada denominado T, cuyo objetivo es
hacer actuar el circuito con un pulso de sincronismo, es decir, los cambios ocurren siempre que T =1 , si
T =0, el circuito no responde a los cambios de entrada .

Qn R S Qn +1
0 1 0 0
0 0 1 1
1 1 0 0
1 0 1 1

Tabla N 27. Tabla de verdad, Flip Flop R S T .

FLIP FLOP D ( Data ) .-

Figura N 46. Flip- Flop tipo D .

Este tipo de flip flop corresponde al mismo R S T , con la salvedad de que existe un negador
entre las entradas R y S , para que estos nunca tengan el mismo valor, por lo tanto se elimina la situacin
de inestabilidad .

Al mismo Flip Flop R S pero con estas caractersticas del negador se le denomina flip flop tipo
D .

Cuando la entrada D es igual a 0, las entradas S es 0 y R es 1, ordenan que la salida del flip flop
vaya al estado 0 ; o sea Qn +1 igual 0 . Cuando la entrada D es 1 , S es 1 , R es 0 , con el cual se ordena a
la salida que vaya al estado 1, o sea Qn +1 es 1 .

68

Marzo 2013.-

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R S Qn +1
0 0 Qn
0 1 1
1 0 0
1 1 #
Tabla N 28. Tabla de verdad, Flip Flop D.

D Qn +1
0 0
1 1
Tabla N 29. Tabla de verdad, Flip Flop D,
obtenida a partir de la
tabla del Flip Flop R S.

FLIP FLOP J K .-

Figura a Figura b .

Figura N 47. Flip- Flop tipo J K , figura a: Flip- Flop J K con NAND,
figura b : Diagrama de Bloques Flip- Flop J K

Este Flip flop tiene diferencias fundamentales de los anteriormente vistos . Por una parte se
elimina el estado de indeterminacin y por otra, este circuito no corresponde a valores estticos en sus
entradas, si no que al frente flanco de bajada presente en sus entradas .

Tabla N 30. Tabla de verdad, Flip Flop J K .
69

Marzo 2013.-

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J K Qn +1
0 0
Qn
0 1 0
1 0 1
1 1 Qn
Tabla N 31. Tabla de verdad de excitacin del Flip Flop J K .

La Mayora de los flip flop sincrnicos prcticos, adems de las entradas de reloj y de datos,
poseen tambin un par de entradas auxiliares asincrnicas, designadas como PRESET ( prefijar ) y Clear
( borrar ), que permiten inicializar la salida Q en un estado determinado ( 0 o 1 ) sin importar el estado de la
seal de reloj, ya que, dicha entradas estn priorizadas sobre las entradas de datos . En particular, la
activacin de la lnea Preset ( PR ) causa el almacenamiento asincrnico de un 1 y la de la lnea Clear ( Cl )
el de un 0 .

FLIP FLOP J K , Tipo D ( Data ).-

Figura N 48. Flip- Flop tipo J K, Tipo D .

J K Qn +1
0 0 Qn
0 1 0
1 0 1
1 1 Qn

D Qn +1
0 0
1 1

Tabla N 33. Tabla de verdad de excitacin del Flip Flop D .
70

Marzo 2013.-

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FLIP FLOP J K , Tipo T ( Toggle ).-

Es el mas popular de los dispositivos biestables . Se utiliza ampliamente en registros de
almacenamiento , registros de desplazamiento, contadores de pulsos, divisores de frecuencia y otras
aplicaciones .

Si bien este flip flop como tal no existe comercialmente, la funcin T ( Toggle ) es muy utilizada y
se consigue uniendo las entradas J y K de un flip flop y llamando T a esta entrada T .

Figura N 49. Flip- Flop tipo J K, Tipo T .

J K Qn +1
0 0
Qn
0 1 0
1 0 1
1 1 Qn

T Qn +1
0
Qn
1 Qn
Tabla N 35. Tabla de verdad de excitacin del Flip Flop T .

En este flip flop J K , cuyas entradas son puestas a 0 a 1 y que son controladas desde la entrada
de reloj Clock ( Ck ), cambia el estado de cada vez que la entrada de reloj baja a 0 .

71

Marzo 2013.-

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RESUMEN.-

TIPOS DE FLIP FLOP .-

Podemos clasificarlos por sus funciones en los siguientes tipos :
- Flip Flop R S
- Flip Flop J K
- Flip Flop T
- Flip Flop D

Seguidamente, representaremos su smbolo lgico, tabla de verdad y tabla de excitacin de cada uno
de ellos .

Flip Flop R S

Figura N 50. Flip- Flop R - S.

Qn Q n+1 R S R S Q n+1
0 0 X 0 0 0 Qn
0 1 0 1 0 1 1
1 0 1 0 1 0 0
1 1 0 X 1 1 X

Tabla N 36. Tabla de verdad de excitacin Tabla N 37. Tabla de verdad del
del Flip Flop R - S . Flip Flop R S .

Flip Flop J K

Figura N 51. Flip- Flop J - K.

Qn Q n+1 J K J K Q n+1
0 0 0 X
0 0 Qn
0 1 1 X 0 1 0
1 0 X 1 1 0 1
1 1 X 0
1 1
Qn

del Flip Flop J - K . Flip Flop J K .
72

Marzo 2013.-

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Flip Flop T

Figura N 52. Flip- Flop T.

Qn Q n+1 T T Q n+1
0 0 0
0 Qn
0 1 1
1
Qn
1 0 1
1 1 0

del Flip Flop T . Flip Flop T .

Flip Flop D

Figura N 53. Flip- Flop D.

Qn Q n+1 D D Q n+1
0 0 0 0 0
0 1 1 1 1
1 0 0
1 1 1

del Flip Flop D . Flip Flop D .

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Gua de trabajo N 6

Sistemas Secuenciales ( Flip Flop ).

I. Recorra los siguientes flip flop y obtenga su tabla de Verdad .

a)

b) Nota Importante : Considere T = 1 permanentemente .

c)

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Qn R S Qn +1
0 1 0
0 0 1
1 1 0
1 0 1
Qn R S Qn +1
0 1 0
0 0 1
1 1 0
1 0 1
Qn D T Qn +1
0 1 0
0 0 1
1 1 0
1 0 1
hechas en este .

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II. Dibuje el diagrama de tiempo de los siguientes circuitos . Los FF estn inicialmente en 0 y actan
con el flanco de bajada . Utilice 6 pulsos de reloj .
a) b)

c)

d)

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CONTADORES

Introduccin

Un contador es un circuito secuencial cuyas salidas representan, en un determinado cdigo, el
nmero de impulsos que se aplican a la entrada . Tanto los contadores disponibles en circuitos integrados
como los construidos con bloques mas elementales estn constituidos por una serie de flip flop
interconectados . Los contadores pueden ser ascendentes, si su contenido se incrementa con cada
impulso, o descendente, si su contenido disminuye . Existen dispositivos que pueden realizar las dos
funciones ( Up Down counters ) .

Por otra parte, los contadores se dividen en sncronos y asncronos . En los primeros, la seal
de reloj se aplica simultneamente a todos los flip flop . En los asncronos se aplica a la primera etapa, la
salida de esta a la entrada de la siguiente, y as sucesivamente .

Existen contadores binarios y decimales o contadores de dcadas . En los primeros, el numero
posible de estados a su salida es mltiplo de dos, mientras que en los otros es mltiplo de 10 . El termino
MODULO es utilizado para definir los contadores que no son ni binarios ni decimales, aunque tambin
puede emplearse para referirse a todos ellos .

Por otra parte, los contadores se dividen en sncronos y asncronos . En los primeros, la seal
de reloj se aplica simultneamente a todos los flip flop . En los asncronos se aplica a la primera etapa, la
salida de esta a la entrada de la siguiente, y as sucesivamente .

Un contador mixto es aquel contador que usa contadores sincrnicos y asincrnicos para formar
un contador con un modulo mayor , comnmente para un conteo total de cuentas parciales.

Figura N 54. Diagrama de flujo de Contador binario.-
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CONTADORES ASINCRONICOS .-

Los contadores asincrnicos o de ondulacin son aquellos en el cual las entradas de reloj de los
flip-flop no estn unidas. Comnmente la salida de un flip-flop va a la entrada de reloj del siguiente flip-
flop. El inconveniente de esta configuracin es que existir un leve corrimiento de la seal de reloj, debido
al tiempo necesario para que la seal viaje desde la entrada hasta la salida del flip-flop. Por este motivo no
se puede utilizar en circuitos en los cuales el tiempo es critico.

Este circuito consiste en cuatro flip - flop , conectados de manera que se disparen en forma sucesiva .
Aplicando pulsos de reloj al flip - flop y usando la salida de activacin de cada sucesin para disparar el
siguiente flip - flop, los estados de activar - resetear de los cuatro flip - flop representan una cuenta binaria
de 0 a 15 . La cuenta binaria est en los dgitos 0 y 1 y se puede observar en las salidas activadas de
los cuatro flip - flop .

Figura N 55 . Diagrama en bloques de contador binario de cuatro bits.

CONTEO EN NUMERO BINARIO
BIT 4 ( FF4 ) BIT 3 ( FF3 ) BIT 2 ( FF2 ) BIT 1 ( FF1 )
PULSO DE
RELOJ
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
Tabla N 44 . Tabla de verdad de contador
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En la figura N55 se muestra un diagrama de bloques simplificado del contador binario de
cuatro bits y la tabla de verdad correspondiente en la Tabla N 44 . Los flip - flop se muestran en orden
ascendente de derecha a izquierda para propsitos de estudio, de manera que los nmeros binarios
generados en la tabla de verdad estn en orden ascendentes . Inicialmente los cuatro flip - flop estn
reseteados y todas las salidas A, B, C y D, son 0 . Entonces, si se aplica un tren de 15 pulsos a la entrada
de reloj de FF1 el contador comienza a contar . En el pulso 1, FF1 se ajusta pero FF2, FF3 y FF4 se
mantienen reseteados, lo que produce el numero binario 1 en la salida A como se muestra en la tabla de
verdad . FF1 se resetea en el pulso 2, pero al hacerlo aplica un pulso a FF2, lo que hace que FF2 se ajuste .
Ahora las salidas de B y A son 1 y 0, respectivamente, que combinadas forman el numero binario 2.
En el tercer pulso de reloj nuevamente se ajusta FF1 pero no afecta a FF2, por lo que las salidas B y A son
1 y 1, que es el numero binario 3 . El cuarto pulso de reloj nuevamente resetea FF1, que a su vez resetea
a FF2 . Sin embargo, cuando FF2 se resetea, dispara a FF3 al estado activado . Ahora las salidas C B A
son 100, o el nmero binario 4. La secuencia continua as en tanto se apliquen pulsos de reloj a FF1 . En
el 15 pulso de reloj estn activados los cuatro flip - flop y la salida 1111 de D C B A representan el numero
binario 15 . Si continan los pulsos de reloj, el 16 pulso resetea a FF1 que dispara el reseteo de FF2, FF3
y FF4 en sucesin. Con los cuatro flip - flop reseteados la cuenta es nuevamente 0000 y la secuencia se
reinicia .

El contador binario de cuatro bit, tambin se puede usar como divisor de frecuencias . Refirase
al diagrama de tiempos de la figura N 56 , que muestra la activacin y el reseteo de los cuatro flip - flop
con respecto a los dems y los pulsos de reloj . Note que FF1 se ajusta en el borde posterior del pulso de
reloj, que se resetea en el borde posterior del pulso 2 y se activa nuevamente al final del pulso 3 . FF1
pasa por un ciclo completo cada vez que el pulso de reloj pasa por dos ciclos completos . En otras
palabras, el periodo de FF1 es del doble que el periodo del pulso de reloj . Esto hace que la frecuencia de
FF1 sea un medio de la frecuencia del pulso de reloj . Ahora observe el periodo de FF2 con respecto a FF1,
FF2 pasa por un ciclo completo por cada dos ciclos FF1, lo que hace que la frecuencia FF2 sea un medio de
la frecuencia FF1, o un cuarto de la frecuencia del pulso de reloj . De la misma manera, FF4 pasa por un
ciclo completo por cada dos ciclos de FF3 . Esto hace que la frecuencia de FF4 sea un medio de la de
FF3, o un dieciseisavo de la frecuencia del pulso de reloj . Si se toma la salida de la de FF4, la frecuencia
del pulso de reloj de entrada est dividida entre 16.

Figura N 56 . Tren de pulsos de un contador binario de cuatro bits
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CONTADORES SINCRONICOS .-

Los contadores sncronos se basan en el mismo circuito flip flop J K (o tipo T) que los contadores
asncronos, exceptuando que todos los flip flop son activados mediante una seal de reloj comn y, por
tanto, todos cambian de estado sincrnicamente (al mismo tiempo). Las entradas J y K de cualquier flip
flop estn conectadas a las salidas Q de todos los flip flop anteriores que hay en la cadena del contador a
travs de una puerta AND, como se muestra en la figura N 58 . Por lo tanto, cualquier flip flop se activar
cuando la puerta AND que se aplica a las entradas J y K, tengan una lgica 1y esto se produce nicamente
cuando todos los flip flop anteriores de la cadena estn en estado 1.-

Obsrvese que, debido a que todos los flip flop reciben un impulso y cambian de estado al mismo
tiempo, el retardo total (con independencia del nmero de flip flop que haya) es exactamente el de un flip
flop. Si el tiempo total de retardo de propagacin de un flip flop J -K y de la puerta AND que conecta su
salida con otro flip flop es de 35 ns ( 25 +10 ns), los impulsos de reloj pueden producirse con una
frecuencia mxima de 30 Mhz en un contador sncrono. Comprese este dato con la frecuencia mxima de
10 Mhz del contador asncrono de 4 bit, utilizando el mismo retardo de propagacin del flip flop.-

Otra caracterstica til del contador sncrono es que todas sus lneas de salida cambian
simultneamente. Por lo tanto, no hay estados intermedios con salidas del contador incorrectas, ya que el
contador avanza de un estado al otro.

Tambin, y como es natural, el contador sncrono tiene limitaciones.

- En primer lugar, precisa ms compuertas lgicas para ser activado y, por lo tanto, es ms
complejo y costoso que un asncrono comparable. En segundo lugar, obsrvese que la
ltima puerta AND de la figura N 58, ha de tener tres lneas de entrada (o incluso ms, si
tambin se utiliza una seal de cmputo en la activacin). Si se tuviese que ampliar el
contador, el nmero de estradas a las compuertas AND subsiguientes constituir una
limitacin de tipo prctico.-

- Para disear este circuito, es necesario realizar las correspondientes tablas de verdad, de
acuerdo al tiempo presente y al tiempo siguiente. La sucesin de estados que deben tomar los
4 bits de Q0 a Q3 es muy importante, debido a que determinaran como es el diseo del
contador con flip flop J K. La tabla de verdad se muestra en la Tabla N 45.

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Estado Actual (t) Estado Siguiente(t+1) Entradas de flip flop .
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 0 0 0 1 1
0 0 1 0 0 0 1 1 0 0 0 1
0 0 1 1 0 1 0 0 0 1 1 1
0 1 0 0 0 1 0 1 0 0 0 1
0 1 0 1 0 1 1 0 0 0 1 1
0 1 1 0 0 1 1 1 0 0 0 1
0 1 1 1 1 0 0 0 1 1 1 1
1 0 0 0 1 0 0 1 0 0 0 1
1 0 0 1 1 0 1 0 0 0 1 1
1 0 1 0 1 0 1 1 0 0 0 1
1 0 1 1 1 1 0 0 0 1 1 1
1 1 0 0 1 1 0 1 0 0 0 1
1 1 0 1 1 1 1 0 0 0 1 1
1 1 1 0 1 1 1 1 0 0 0 1
1 1 1 1 0 0 0 0 1 1 1 1
Tabla N 45 . Tabla de verdad .

A continuacin se realizan los correspondientes mapas de Karnaugh para cada una de las entradas J
y K de los 4 flip flop.

Como J0 y K0 estn en permanente conmutacin J0 =K0 =1

Mapa N 14. Mapa para J1
Q1 Q0
Q3 Q2 0 0 0 1 1 1 1 0
0 0 0 1
C C
0 1 0 1
C C
1 1 0 1
C C
1 0 0 1
C C
J1 =Q0
Mapa N 15. Mapa para K1
Q1 Q0
Q3 Q2 0 0 0 1 1 1 1 0
0 0
C C
1 0
0 1
C C
1 0
1 1
C C
1 0
1 0
C C
1 0
K1 =J1 =Q0
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Q1 Q0
Q3 Q2 0 0 0 1 1 1 1 0
0 0 0 0 1 0
0 1
C C C C
1 1
C C C C
1 0 0 0 1 0
J2 =Q1*Q0

Q1 Q0
Q3 Q2 0 0 0 1 1 1 1 0
0 0
C C C C
0 1 0 0 1 0
1 1 0 0 1 0
1 0
C C C C
K2 =J2 =Q1*Q0

Q1 Q0
Q3 Q2 0 0 0 1 1 1 1 0
0 0 0 0 0 0
0 1 0 0 1 0
1 1
C C C C
1 0
C C C C
J3 =Q2*Q1*Q0

Q1 Q0
Q3 Q2 0 0 0 1 1 1 1 0
0 0
C C C C
0 1
C C C C
1 1 0 0 1 0
1 0 0 0 0 0
K3 =J3 =Q2*Q1*Q0

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IAGRAMA ESQUEMTICO:

En la figura N 57 se muestra el diagrama en bloque del circuito contador.

Figura N 57. Diagrama esquemtico circuito secuencial.

La figura N 58 muestra el circuito secuencial que se implementara para contar de 0 a 15. Este
circuito tiene 1 entrada de reloj y 4 salidas identificadas como son Q0, Q1, Q2 y Q3.

Este diagrama fue realizado a partir de los resultados obtenidos en los mapas anteriores ( mapa N 14
al N 19 ).

Figura N 58. Circuito contador sncrono a implementar.

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DIAGRAMA DE TIEMPO

Figura N 59. Tren de pulsos del circuito contador sncrono.

Para la implementacin del circuito se utilizo el IC 74 LS 76, el cual es un flip flop J K dual, del
presentamos sus caractersticas a continuacin.

Informacin Previa.

Las siguientes caractersticas no deben ser sobrepasadas en ninguna circunstancia:
Min. Tip. Mx.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V
Vi : Tensin de entrada Alta 2.0 V
Vi : Tensin de entrada Baja 0.8 V
Top : Temperatura de funcionamiento 0 25 70 C
Fmax: frecuencia mxima de reloj 30 45 Mhz
Entradas Salidas
Modo de
Operacin .
CL J K Q
Q
Mantenimiento

0 0 No cambia
Reset

0 1 0 1
Set

1 0 1 0
Conmutacin

1 1 Estado opuesto
Tabla N 46. Tabla de verdad del flip flop J K.

Figura N 60. Distribucin de pines en el IC 74 LS 76.
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REGISTROS DE DESPLAZAMIENTO.

Introduccin

Antes de comenzar, es importante aclarar que un registro de desplazamiento es una simple
aplicacin de los flip - flop. Los registros de desplazamiento entran a formar parte de los circuitos lgicos
bsicos y se usan y comercializan como bloques unitarios.

El registro de desplazamiento es uno de los dispositivos funcionales ms utilizados en los sistemas
digitales. La sencilla calculadora de bolsillo ilustra las caractersticas de un registro de desplazamiento.
Para introducir el nmero 197 en la calculadora, se pulsa y libera la tecla 1, se visualiza un 1 en la pantalla.
A continuacin se pulsa y libera la tecla 9, aparece un 19. Finalmente, se pulsa y libera la tecla 7, aparece
el numero 197. En una calculadora comn, el 1 aparece a la derecha de la pantalla. Cuando se pulsa
la tecla del 9, el 1 se desplaza a la izquierda para crear el espacio para el numero 9. Los nmeros son
desplazados en forma sucesiva hacia la izquierda de la pantalla.

Como se dijo anteriormente los registros de desplazamiento son circuitos lgicos secuenciales, y
construidos con flip - flop, se utilizan como memorias temporales y para desplazar datos a la izquierda o a
la derecha; tambin se utilizan para convertir datos serie en paralelo o viceversa.

Los diversos tipos de registros de desplazamiento se pueden clasificar de acuerdo con la forma en
que se introducen los datos para su almacenamiento y con la forma en que stos se sacan del registro de
desplazamiento. Las diferentes clasificaciones se indican a continuacin:
- Entrada paralela / salida paralela
- Entrada serial / salida serial
- Entrada paralela / salida serial
- Entrada serial / salida paralela

Figura N 61. Clasificacin de los registros de desplazamiento.

Cada uno de estos tipos se encuentra disponible en forma de CI, de modo que un diseo lgico pueda
encontrar exactamente lo que necesita para una aplicacin determinada.
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REGISTROS DE DESPLAZAMIENTO DE CARGA SERIE.

La figura N 62 muestra un sencillo registro de desplazamiento de 4 bits. Observar el uso de 4 flip
- flop tipo D. Los bits de datos (0 y 1) se conectan a la entrada D del FF1, que esta indicada como
entrada de datos serie. La entrada de borrado pondr a 0 los 4 flip-flop, cuando se active por un nivel
BAJO. Un pulso en la entrada de reloj desplazar el dato de la entrada de datos serie a la posicin A
(Q de FF1). Los indicadores (A, B, C, D) de la parte superior de la figura N 64 muestran el contenido
de cada flip - flop o el contenido del registro. Este registro se puede considerar como una unidad de
entrada serie / salida paralelo si los datos se pueden leer simultneamente en las salidas paralelas (A, B, C,
D) de la parte superior de la figura N 62.

Figura. N 62. Registro de desplazamiento de carga serial.

Suponer que todos los flip - flop de la figura N 62 estn en reset (Q =0). La salida es entonces
0000. Poner la entrada de borrado a 1 y colocar un 1 en la entrada de datos. Pulsar la entrada de reloj
una vez. En las salidas se lee entonces 1000 (A =1, B =0, C =0, D =0). Colocar un 0 en la entrada de
datos y pulsar la entrada de reloj una segunda vez. En las salidas se lee ahora 0100. Despus de un
tercer pulso, la salida ser 0010. Despus de un cuarto pulso, la salida ser 0001. La palabra binaria
0001 se ha cargado en el registro bit a bit. A esto se denomina carga serie. Observar que en cada
pulso de reloj, el registro desplaza el dato a la derecha, por ello se denomina registro de desplazamiento a la
derecha de carga serie.

Si la salida D de FF4 en la figura N 62 fuese la nica salida, esta unidad de memoria podra
clasificarse como un registro de desplazamiento de entrada serie, salida serie.

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REGISTROS DE DESPLAZAMIEN
TO DE CARGA PARALELA.

La desventaja del registro de desplazamiento de carga serie que se necesitan muchos pulsos de reloj
para cargar la unidad. Un registro de desplazamiento de carga paralela, carga todos los bits de
informacin simultneamente. Un sencillo registro de desplazamiento de carga paralela de 4 bits se
muestra en la figura N 63. Observar el uso de flip - flop J K con las entradas CLR y PR (borrado y
preset). Las entradas de la izquierda son las de borrado, reloj y 4 entradas de datos en paralelo. Los
indicadores de salida de la parte superior de la figura N 63, muestran el estado de la salida Q de cada flip -
flop. Observar el cableado de los flip-flop J K, especialmente las dos lneas de realimentacin que van
de la salida Q de FF4 a la entrada J de FF1 y de la salida de FF4 a la entrada K de FF1. Estas son
lneas recirculantes y guardan los datos que normalmente se perderan por el extremo derecho del registro,
por ello se dice que los datos recirculan a travs del registro.

Observar en los smbolos lgicos del flip - flop J K de la figura N 63, que las entradas PR y CLR
son activas BAJ A. Tambin son asncronas y anulan las dems entradas. Adems se debe suponer
que estos flip - flop J K son unidades disparadas por pulsos.

Figura. N 63. Registro de desplazamiento de carga paralela.
Una observacin cuidadosa de la figura N 63, mostrar que los flip - flop J K estn operando
siempre en el modo set o de reset.

El circuito mostrado en la figura N 63, es uno de los muchos registros de desplazamiento de carga
paralela. Como estos registros son algo ms complicados, se suelen comprar en forma de CI.

El registro de desplazamiento de la figura N 63, podra denominarse tambin contador de anillo si
se carga un 1 en el registro. Cuando una serie continua de pulsos llegue a las entradas de reloj, la nica
salida en ALTA recorrer de forma circular (anillo) el registro. Cada salida (A, B, C y D) se pone en
ALTA, en secuencia, cuando se desplaza el contador de anillo.
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EN RESUMEN

En este momento es conveniente definir varias condiciones y usos del registro de desplazamiento.
En principio, dado que los dgitos se han cargado uno tras otro y el registro de desplazamiento los transmite
de un flip - flop al siguiente de forma secuencial, a esta operacin se le denomina Carga de datos en serie
y al circuito usado registro de desplazamiento de 4 bits con carga serie. Hay otra alternativa para cargar
los registros en paralelo, caso en el cual una lnea independiente est conectada a la entrada de cada uno
de los 4 flip - flop y todos los dgitos se cargan simultneamente.

Como los dgitos pueden ser cargados en el registro de desplazamiento en serie o en paralelo,
tambin los datos almacenados pueden ser sacados al exterior uno a uno o todos a la vez. La lectura de un
registro en serie se efecta desplazando los datos a travs de los flip - flop y sacndolos en la salida del
ultimo (FF4), uno a uno. En la lectura en paralelo se sacan todos los datos simultneamente.

REGISTRO DE DESPLAZAMIENTO UNIVERSAL 74LS194.

El circuito 74194 es un registro de cuatro bits by direccional, es decir, puede desplazar la
informacin de izquierda a derecha y de derecha a izquierda.

Puede ser usado para transmisin de informacin serie - serie, serie - paralelo, paralelo - serie y
paralelo - paralelo, as como para desplazamientos hacia derecha e izquierda. La seleccin de estas
operaciones se hace mediante un cdigo de 2 bits que se aplica en las entradas del dispositivo.

Figura. N 64. Registro de desplazamiento Universal 74LS 194.

- A B- C - D Son las entradas de datos en paralelo.
- S
0
- S
1
Constituyen las entradas de control.
- D
SR
Es la entrada serie (cuando se desea desplazamiento hacia la derecha).
- D
SL
Es la entrada serie (cuando se desea desplazamiento hacia la izquierda).
- CLK Es la entrada de la seal de reloj.
- CLR Entrada de borrado (el nivel activo es el bajo).
- Q
A
Q
D
Son las salidas de informacin paralelo.
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Marzo 2013.-

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El tipo de operacin que realiza el registro depende de la combinacin binaria formada por las
entradas de control S
0
y S
1
, segn se muestra en la tabla siguiente:

Entradas de
Seleccin .
S0 S1
Tipo de Operacin .
1 1 Carga la informacin presente en las entradas D
0
D
3
en las Salidas Q
0
Q
3
.
0 1 Desplazamiento a la izquierda ( Q
3
Q
0
)
1 0 Desplazamiento a la izquierda ( Q
0
Q
3
)
0 0 Inhibicin de los impulsos de desplazamiento

Tabla N 47.- Tabla de seleccin del registro de desplazamiento universal 74194.

La informacin aplicada a DSR aparece en Q
0
cuando la seal de reloj pasa de nivel bajo a nivel
alto. La informacin aplicada a DSL aparece en Q
3
cuando se produce la misma transicin de reloj.

Informacin Previa.

Las siguientes caractersticas no deben ser sobrepasadas en ningn a circunstancia:
Min. Tip. Mx.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V
vi. : Tensin de entrada Alta 2.0 V
Vi : Tensin de entrada Baja 0.8 V
Top : Temperatura de funcionamiento 0 25 70 C
Fmax: frecuencia mxima de reloj 30 45 Mhz

Figura N 65 .- Descripcin interna del Registro Bidireccional Universal (SN 54/ 74LS194 )
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Sistemas detectores de secuencia

La funcin de los sistemas detectores de secuencia es proporcionar a su salida alguna indicacin,
cada vez que en su entrada o entradas se presenta la secuencia de bits para la cual el sistema ha sido
implementado .

Figura N 66

Como podemos apreciar en el diagrama de la figura N 66, el sistema entregar a su salida un estado
lgico uno, cada vez que se cumpla la siguiente secuencia de bits ( ver tabla N 48 ) . El orden de llegada
de los bits se supone de izquierda a derecha, lo cual significa que primero se hacen presentes en la entrada
del detector, aquellos que se encuentran en las primeras posiciones de la izquierda .

El instante en que deber aparecer la indicacin de salida, corresponde al momento en que aparece el
ltimo bit de la secuencia detectada .

Tabla N 48

En la tabla N 48 se muestran los estados que existen a la salida del detector para cada uno de los bits de
entrada; ntese que la indicacin de salida aparece al cumplirse el ltimo bit de la secuencia a detectar.

Cada vez que en la entrada del circuito detector de secuencia aparece un bit de entrada, el sistema detector
modifica sus estados internos en funcin del estado en el cual se encuentra y del estado de bit que aparece.
Debido a que el sistema detector de secuencia debe "recordar" cuntos bit de la secuencia se han cumplido,
es que el mismo deber tener "memoria" y que a su vez deber tener la capacidad de "recordar" a todos los
bit de la secuencia .

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Marzo 2013.-

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Bsicamente un detector de secuencia se implementa en torno a flip-flop del tipo J -K, cuya cantidad
es funcin del nmero de bit de la secuencia a detectar, situacin que queda de manifiesto en la siguiente
expresin :
2 X =S = X =Log
2
(S)

donde 2 es la base del sistema de numeracin binario (constante), S es la cantidad de bits que conforman a
la secuencia y X la cantidad de flip-flop que se requerirn en la implementacin del circuito detector .

Con el objeto de simplificar la expresin anterior, digamos que la cantidad de flip-flop J-K
requeridos para la implementacin de detector de secuencias deber ser el nmero de veces que se requiere
multiplicar 2, por s mismo para alcanzar el nmero de bits que constituyan a la secuencia que se desea
detectar .
A continuacin, veremos un ejemplo de diseo e implementacin de un sistema detector de
secuencia de 4 bits .

La secuencia a detectar ser la que se indica a continuacin .

SECUENCIA : 0 0 1 1
En primer lugar determinamos en funcin de la expresin anterior el nmero de flip-flop que se requerirn
en dicho sistema .
X =Log2(4) =2
De acuerdo con lo anterior, se requerirn 2 flip-flop del tipo J -K Master/Slave .

A objeto de simplificar los distintos aspectos a considerar en el diseo de la unidad, a cada
combinacin de los estados de los flip-flop les daremos un nombre, tal como se muestra a continuacin .

O O = A
O 1 = B
1 1 = C
1 O = D

A continuacin, los estados del sistema los relacionamos con el cumplimiento de las distintas partes
de la secuencia a detectar .
ESTADO SECUENCIA
A X X X X
B 0 X X X
C 0 0 X X
D 0 0 1 X
Tabla N 49
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De acuerdo con la tabla anterior, tenemos :
- El estado A indica que de la secuencia no hay ningn bit.
- El estado B indica que de la secuencia se ha cumplido un bit.
- El estado C indica que de la secuencia se han cumplido 2 bit.
- El estado D indica que de la secuencia se han cumplido 3 bit.

Como podemos apreciar, cada estado del sistema corresponde a una determinada parte de la secuencia,
lo cual significa que el estado al cual pase el sistema al momento de llegar un bit en su entrada, quedar
condicionado por este ltimo y por el estado en el cual se encuentra el sistema .
Ntese que no existe estado para cuando se han cumplido todos los bit de la secuencia; esto se debe a
que en ese momento el sistema debe entregar un estado de salida indicando que se cumpli la secuencia,
situacin que ser funcin del ltimo estado del sistema y del ltimo bit de la correspondiente secuencia .

Figura N 67

En la figura N 67 se muestra el diagrama de estados para la deteccin de la secuencia propuesta, ntese
que los estados siguientes dependen. del estado actual del sistema y del bit que aparece en ese instante .

Estado A: No se a cumplido ningn bit de la secuencia. X X X X
Llega 1: Este bit no es de la secuencia. 1 X X X
Se elimina el bit. X X X X
Llega 0: El sistema pasa al estado B. O X X X
Estado B: Se ha cumplido un bit de la secuencia. O X X X
Llega 1: Este bit no es de la secuencia. O 1 X X
Se elimina el bit ms antiguo. 1 X X X
No hay ningn bit de la secuencia. X X X X
Llega 0: El sistema pasa al estado C. O O X X
Estado C: Se han cumplido 2 bit de la secuencia. O O X X
Llega 1: El sistema pasa al estado D.O O 1 X
Llega 0: Este bit no es de la secuencia. O O O X
Se elimina el bit ms antiguo. O O X X
Quedan 2 bit de la secuencia pasa a C. O O X X
Estado D: Se han cumplido 3 bits de la secuencia. O O 1 X
Llega 1: Se completa la secuencia (hay salida). O O 1 1
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TABLA DE ESTADOS
ESTADOS X = 0 X = 1
A B A
B C A
C C D
D B, 0 A, 1
Tabla N 50

Estado
Inicial
X =0 X =1
Y Z Y Z Y Z
A 0 0 0 1 0 0
B 0 1 1 1 0 0
C 1 1 1 1 1 0
D 1 0 0 1 0 0
Tabla N 51
Con traslapo:
- Se elimina el bit ms antiguo - no secuencia. 0 1 1 X
- Se elimina el bit ms antiguo no secuencia. 1 1 X X
- Se elimina el bit ms antiguo no secuencia. 1 X X X
- No hay ningn bit de la secuencia. X X X X
Sin traslapo:
- Se eliminan todos los bit - no hay bit de la secuencia. X X X X X
- Llega 0: Este bit no es de la secuencia. 0 0 1 0
- Se elimina el bit ms antiguo - no secuencia. 0 1 0 X
- Se elimina el bit ms antiguo - no secuencia 1 0 X X
- Se elimina el bit ms antiguo - si secuencia, 0 X X X

Estados
Iniciales
X =0 X=1
Y Z J
y
K
y
J
z
K
z
J
y
K
y
J
z
K
z

0 0 0 X 1 X 0 X 0 X
0 1 1 X X 0 0 X X 1
1 1 X 0 X 0 X 0 X 1
1 0 X 1 1 X X 1 0 X
Tabla N 52
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Combinaciones
de Y, Z y X
Y Z
X Y Z J
y
K
y
J
z
K
z

0 0 0 0 X 1 X
0 0 1 1 X X 0
0 1 0 X 1 1 X
0 1 1 X 0 X 0
1 0 0 0 X 0 X
1 0 1 0 X X 1
1 1 0 X 1 0 X
1 1 1 X 0 X 1
Tabla N 53
Dando de respuestas :
Z Y X Z Y X Kz
Z Y X Z Y X Jz
Z Y X Z Y X Ky
Z Y X Jy
+ =
+ =
+ =
=

El sistema pasa al estado B.
En la tabla N 50 se puede apreciar la sucesin de estados del circuito en funcin de los bits que
llegan y de los estados precedentes del sistema .
Recordemos que los estados A, B, C y D representan a las combinaciones binarias de los flip-flop .
En la tabla N 51 se han reemplazados los estados codificados por las combinaciones binarias de los flip-
flop de sistema .
En esta tabla es posible observar que el estado siguiente de los flip-flop es funcin del bit que llega y
del estado anterior de los mismos, situacin que se ilustra en el diagrama en block mostrado en la figura
N 68 .

Figura N 68
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Debido a que el condicionamiento de los estados de los flip-flop se ejecuta a travs de sus entradas J
y K, tendremos entonces que cada una de ellas ser funcin de los estados de salidas de los flip-flop y del
estado del bit de entrada .

En la tabla N 52 se muestran los estados que se requerirn en las entradas de cada uno de los flip-
flop para producir el estado siguiente requerido en la tabla anterior .

En las tablas N 53 se representan las entradas de cada flip-flop en funcin de los estados
anteriormente indicados .

En la misma tablas N 53 se representan las expresiones literales que se derivan las tablas
correspondientes, siendo estas las funciones que determinan la configuracin combinacional para cada una
de las entradas de los flip-flop .

Figura N 69

En la figura N 69 se muestra la arquitectura del sistema derivado de las expresiones literales
anteriores, donde adems se hace referencia a las mismas .

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Mapas de Karnaugh N 20

Con el objeto de obtener una configuracin del circuito menos redundante, en los Mapas de Karnaugh N 20
se indica la forma de obtener las expresiones literales minimizadas por el mtodo de Karnaugh, con lo cual
se obtiene la configuracin mostrada en la figura N 70 .

Figura N 70

Con el objeto de comprobar la operacin de los sistemas implementados, el alumno podr verificar el
comportamiento del sistema aplicando secuencia de bits en la entrada correspondiente y para luego observar
la situacin de las salidas de los flip-flop al ocurrir una transicin descendente en las correspondientes
entradas de reloj.

Tambin el alumno podr considerar la implementacin del sistema selector, considerando ahora otra
secuencia de bits y siguiendo exactamente el mismo mtodo mostrado en la implementacin anterior.

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UNIDAD :
PRACTICA

Laboratorios de
Circuitos Digitales.-

_____________________________________________________________________________________
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Especialidad : Electrnica
Gua de trabajo Prctico N 1
Asignatura : Sistema Digitales .
Nivel : 3 medio D - E.

LABORATORIO N 1 :

OPERATORIA ARITMETICA BINARIA .
Objetivos :
Conocer y comprender los principios de la operatoria aritmtica binaria (adicin y resta binaria ) .
Conocer y comprender los circuitos Semi sumadores ( Half Adder ) y sumador Completo ( Full
Adder ) .
Diseo de dispositivos aritmticos ( sumador restador ) binarios .
Realizar Simulacin de circuitos en Software de Simulacin Electrnico .

Instrucciones : Esta gua debe ser copiada por cada alumno su cuaderno, y desarrollada durante la clase, de forma
que todos los valores obtenidos y observaciones hechas queden registradas en l . . Las
simulaciones deben ser entregadas al profesor al inicio del laboratorio .

1.- Monte en un protoboard un circuito semisumador utilizando compuertas lgicas . Implemntelo y
verifique su funcionamiento, comparando sus resultados con la tabla de verdad .

2.- Monte en un protoboard un circuito sumador utilizando compuertas lgicas . Implemntelo y
verifique su funcionamiento .

3.- Monte en un protoboard un circuito semirestador utilizando compuertas lgicas . Implemntelo y

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4.- Monte en un protoboard un circuito restador completo utilizando compuertas lgicas . Implemntelo
y verifique su funcionamiento .

5.- Disee y Monte en un protoboard un circuito sumador completo de 2 bits, utilizando compuertas
lgicas. Implemntelo y verifique su funcionamiento .

6.- Disee y Monte en un protoboard un circuito restador completo de 2 bits, utilizando compuertas
lgicas. Implemntelo y verifique su funcionamiento .

7.- Disee y Monte en un protoboard un circuito sumador / restador completo de 2 bits, utilizando
compuertas lgicas. Implemntelo y verifique su funcionamiento .

LISTA DE MATERIALES INSTRUMENTOS DE MEDICION.

1 Protoboard . 1 Multitester.
1 Circuito integrado regulador de voltaje 7805 . 1 Fuente de poder ( Vcc ).
3 Circuitos integrados : 7400 1 Batera ( Vcc =9 v )
3 Circuitos integrados : 7404 1 Cable de conexin de fuente
2 Circuitos integrados : 7486 ( punta perro ).
2 Diodo emisor de luz LED, rojo de 5mm.
4 Diodo emisor de luz LED, verde de 5mm. Alambres para conexin
6 Resistencia de 220 O y 1/4 W.
6 Resistencia de 1 KO y 1/4 W
4 pulsadores o dipswicht de 4 teclas ( 2 )

PREGUNTAS .

1.- Indique cual es el elemento circuito es el que realiza las operaciones aritmticas en un sistema
mnimo o computador bsico ..

2.- Disear un circuito semisumador empleando solo con compuertas NAND de dos entradas .

3.- Disear un conversor de cdigo de BCD a XS 3, para ello utilice un sumador completo de 4 bit

4.- Disear un conversor de cdigo de Aiken a BCD natural , para ello utilice un sumador completo de 4
bit

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LABORATORIO N 2 :

CONVERSORES DE CODIGO y
COMPARADORES BINARIOS .
Objetivos :
Conocer y comprender los principios de los cdigos mas utilizados en maquinas digitales (BCD, AIKEN,
GRAY , Paridad, etc ) .
Conocer y comprender los principios de trabajo de los cdigos correctores de error como, detectores de
paridad .
Diseo de dispositivos conversores de cdigo binarios .
Conocer y comprender los principios de los comparadores digitales .
Diseo de dispositivos comparadores binarios .

1.- Monte en un protoboard un circuito conversor de cdigo BCD a Gray, utilizando compuertas lgicas .
Implemntelo y verifique su funcionamiento, comparando sus resultados con la tabla de verdad .

2.- Monte en un protoboard un circuito conversor de cdigo BCD a Aiken, utilizando compuertas lgicas .
Implemntelo y verifique su funcionamiento, comparando sus resultados con la tabla de verdad .

3.- Monte en un protoboard un circuito detector de error a travs de cdigos de paridad, utilizando
compuertas lgicas . Implemntelo y verifique su funcionamiento, comparando sus resultados y
anotndolos en la siguiente tabla de verdad ( Item 4 ) .

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4.- Complete la tabla, verificando el comportamiento del detector de cdigos de error, observe que de el
dato transmitido solo se modifican los datos B y D .

5.- Monte en un protoboard un circuito comparador de magnitud de dos palabras de bit cada una . Implemntelo y

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Datos Transmitido
Cdigo de
transmisin
Bit de
Paridad
Error en el
Dato
Recibido
D C B A Paridad D B
Salida
indicadora
de error
0 0 0 0 1 1 1
0 0 0 1 0 1 1
0 0 1 0 0 1
0 0 1 1 1 1
0 1 0 0 0 1 1
0 1 0 1 1 1 1
0 1 1 0 1 1
0 1 1 1 0 1
1 0 0 0 0 1
1 0 0 1 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1 1
1 1 0 1 0 1
1 1 1 0 0
1 1 1 1 1

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6.- Complete la tabla, verificando el comportamiento del COMPARADOR DE MAGNITUD.

Entradas de Comparacin Salidas Comparadas
B1 A1 B0 A0 A>B A<B A=B
0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1


1 Protoboard . 1 Multitester.
1 Circuito integrado regulador de voltaje 7805 . 1 Fuente de poder ( Vcc ).
1 Circuitos integrados : 7402 1 Batera ( Vcc =9 v )
1 Circuitos integrados : 7404 1 Cable de conexin de fuente
2 Circuitos integrados : 7408 ( punta perro ).
1 Circuitos integrados : 7432 Alambres para conexin
2 Circuitos integrados : 7486
2 Circuitos integrados : 74266
4 Diodo emisor de luz LED, rojo de 5mm.
4 Diodo emisor de luz LED, verde de 5mm.
2 Diodo emisor de luz LED, amarillo de 5mm.
10 Resistencia de 220 O y 1/4 W.
6 Resistencia de 1 KO y 1/4 W
4 pulsadores o dipswicht de 4 teclas ( 2 )

Informacin Previa .
Las siguientes caractersticas no deben ser sobrepasadas en
ningn a circunstancia :
Min. Tip. Max.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V (7402 7404 7408 7432 7486 74266)
Vi : Tensin de entrada Alta 2.0 V (7402 7404 7408 7432 7486 74266)
Vi : Tensin de entrada Baja 0.8 V (7402 7404 7408 7432 7486 74266)
Top : Temperatura de funcionamiento 0 25 70 C (7402 7404 7408 7432 7486 74266)
Fmax : frecuencia mxima de reloj 30 45 Mhz (7402 7404 7408 7432 7486 74266)
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PREGUNTAS .

1. A partir de la observacin de las tablas, realizadas en el desarrollo experimental, indique si este COMPARADOR
DE MAGNITUD posee prioridad en alguna de sus entradas ( entradas de datos entradas de cascada ).

2. Si se quisiese comparar el numero (110)
DEC
con el numero ( 1100100)
BIN
, cuantos comparadores se deberan
conectar en cascada para realizar la operacin, realice la operacin y el diagrama de conexin de stos .

3. Las entradas de datos A1en un segundo COMPARADOR, es prioritaria con respecto A4 de un primer
COMPARADOR , si estos se encuentran conectados en cascada, explique por qu.

4. A partir de la tabla explicada en clase, indique cual es la importancia de las entradas AB in.

5. Disee el circuito lgico completo para las selecciones comparadoras y de control del sistema de una fotocopiadora
en la que el operador de la mquina selecciona el nmero de copias deseadas cerrando uno de los interruptores del
selector S
1
-S
9
. Este nmero se codifica en BCD por el codificador y se enva a un circuito comparador. El
operador presiona despus un interruptor INICIO de contacto momentneo, que borra el contador e inicia una
salida ACTIVA EN ALTO OPERAR que se enva a la maquina para indicarle sacar copias. Conforme la
maquina saca cada copia, se genera un pulso de copiado y se alimenta al contador BCD. Las salidas del
contador se comparan continuamente con las salidas codificadoras del interruptor del comparador. Cuando los
dos nmeros BCD coinciden, indicando que se ha sacado en numero deseado de copias, la salida del comparador X
se hace BAJ A; esto ocasiona que el nivel de OPERACIN retorne a BAJ O y detenga la maquina de modo que no
se saque mas copias. La activacin del interruptor INICIO ocasionara que este proceso se repita.

6. Cuatro tanques de gran capacidad de una planta qumica contienen diferentes lquidos sometidos a
calentamiento . Se utilizan sensores de nivel para detectar si el nivel de los tanques A y B excede un nivel
predeterminado . Los sensores de temperatura de los tranques C y D detectan cuando la temperatura de estos
tanques desciende de un limite prescrito . Suponga que las salidas A y B del sensor de nivel de liquido son
BAJ OS cuando el nivel es satisfactorio y ALTOS cuando es demasiado alto. Asimismo, las salidas C y D del
sensor de temperatura son BAJ AS cuando la temperatura es satisfactoria y ALTAS cuando la temperatura es
demasiado baja . Disee un circuito lgico que detecte el nivel del tanque A o B es demasiado alto al mismo
tiempo que la temperatura en el tanque C o en el D es demasiado baja, utilizando los comparadores de magnitud .

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LABORATORIO N 3.

CODIFICADOR Y DECODIFICADOR .
Objetivos :
Conocer y comprender los principios de los Circuitos MSI ( mediana escala de integracin ).
Conocer y comprender los circuitos MSI ( Codificadores y Decodificadores ) .
Diseo de dispositivos MSI ( Codificadores y Decodificadores ).


1. Conecte el circuito de la figura siguiente. Un 0 lgico hace que se encienda el LED y un 1 lgico
hace que se apague .

2. Ajuste el voltaje de la fuente de poder a 5 Vcd . NO EXCEDA LOS 5 Vcd .
3. Verifique su funcionamiento comparando la respuesta del circuito con la tabla de verdad entregada
en la clase .
4. Disee un circuito lgico y el diagrama de conexiones de un circuito Codificador 8 a 3 usando solo
compuertas lgicas NAND . Implemente y luego verifique su tabla de verdad .
5. Conecte el circuito de la figura siguiente. Un 0 lgico hace que se encienda el LED y un 1 lgico
hace que se apague .

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7. Verifique su funcionamiento comparando la respuesta del circuito con la tabla de verdad entregada
en la clase .

8. Disee un circuito lgico y el diagrama de conexiones de un circuito Decodificador 3 a 8 usando
solo compuertas lgicas NAND . Implemente y luego verifique su tabla de verdad .

9. Implemente en protoboard el circuito de la figura siguiente .

10. Repita los pasos 2 y 3 comprobando la tabla verdad de la figura con la respuesta del circuito.

11. Implemente en protoboard el circuito de la figura siguiente .

12. Repita los pasos 2 y 3 comprobando la tabla verdad, con la respuesta del circuito contador dcada .

13. Implemente en protoboard el circuito de la figura siguiente y verifique como se habilitan las
diferentes salidas a medida que se realiza el conteo .

14. Modifique el circuito, agregue el decodificador 7447 junto al Display y compare el numero que
aparece en el Display con la salida que esta activada en el 7442.
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1 Protoboard . 1 multitester.
1 IC Codificador ( 10 a 4 ) lneas Decimal a BCD ( 74 LS 147 ). 1 fuente de poder ( Vcc =5 v ).
1 IC Decodificador ( 4 a 10 ) lneas BCD a Decimal ( 74 LS 42 ). 1 Cable de conexin de fuente
1 IC Decodificador BCD a 7 Segmentos ( 74 LS 47 ). ( punta perro ).
1 IC contador dcada ( 74 LS 90 ).
5 IC compuertas NAND ( 74 LS 00 ). Alambres para conexin
1 IC compuertas NOT ( 74 LS 04 ).
1 IC timer ( 555 )
9 Resistencias ( Rd ) = 220O , W.
11 Resistencia = 1 KO , W.
1 Resistencia ( Ra ) = 3.3 KO , W.
1 Resistencia ( Rb ) = 4.7 kO , W.
1 Potenciometro 500 KO.
1 Condensador 10 F / 25 v.
10 Diodos Led rojos 5 mm.
1 Diodo Led verde 5 mm.
1 Display Anodo Comn .

Informacin Previa .
Las siguientes caractersticas no deben ser sobrepasadas en ningn a circunstancia :
Min. Tip. Max.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V (7442 - 7447 -7490 )
Vi : Tensin de entrada Alta 2.0 V (7442 - 7447 -7490 - 74147 )
Vi : Tensin de entrada Baja 0.8 V (7442 - 7447 -7490 - 74147 )
Top : Temperatura de funcionamiento 0 25 70 C (7442 - 7447 -7490 - 74147 )
TPLH: Tiempo de propagacin ( 0 - 1 ) 20 30 ns ( 7442 )
TPHL : Tiempo de propagacin ( 1 - 0 ) 20 30 ns ( 7442 )
TPLH: Tiempo de propagacin ( 0 - 1 ) 100 ns ( 7447 )
TPHL : Tiempo de propagacin ( 1 - 0 ) 100 ns ( 7447 )
T
W
: Ancho del pulso en CP
0
15 ns ( 7490 )

PREGUNTAS .

1. Indique cual es la funcin del decodificador CI 7442 .

2. Indique cual es la funcin y las aplicaciones que tiene el codificador CI 74147 .

3. Cmo difiere un codificador de prioridad de un ordinario ? . Explique .

4. Cul es la diferencia entre un 7442 y un 7447 ? . Explique .

5. Disear un circuito en el cual se utilice un decodificador 7442 , 7447 o un 74147 .
Explique que funcin cumple el codificador o el decodificador en el circuito .

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LABORATORIO N 4.

MULTIPLEXORES Y DEMULTIPLEXORES .
Objetivos :
Conocer y comprender los principios de los Circuitos MSI ( mediana escala de integracin ).
Conocer y comprender los circuitos MSI ( Multiplexores y Demultiplexores ) .
Diseo de dispositivos MSI (Multiplexores y Demultiplexores ).
Instrucciones : Esta gua debe ser copiada por cada alumno su cuaderno, y desarrollada durante la clase, de
forma que todos los valores obtenidos y observaciones hechas queden registradas en l . . Las
1. Implemente en el protoboard el circuito de la figura siguiente. Un 1 lgico en la entrada
seleccionada hace que se encienda el LED y un 0 lgico hace que se apague .

3. Realice la tabla de verdad del circuito multiplexor implementado anteriormente .
4. Implemente el circuito siguiente y verifique su funcionamiento comparando la respuesta del circuito
con la tabla de verdad entregada en la clase .

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6. Realice la tabla de verdad del circuito multiplexor implementado anteriormente .
7. Disee un circuito lgico y el diagrama de conexiones de un circuito Multiplexor de 16 / 1
utilizando 2 multiplexor de 8 / 1 ( 74 LS 151 ), mas el Hardware asociado . Implemente y luego
verifique su tabla de verdad .

8. Disee un Demultiplexor ( Demux ) de 1 / 4 , utilice compuertas NAND para implementar en el
Protoboard, luego verifique su tabla de verdad

9. Implemente en protoboard el circuito de la figura siguiente de forma que el decodificador 7447 junto
al Display muestren los nmeros 1, 3, 5 , 7 .

10. Modifique el circuito, verifique el numero habilitado en el Display de forma que en este se muestren
los nmeros indicados por el profesor ____, ____, ____, ____ , ____, ____, ____, ____.

1 IC Decodificador BCD a 7 Segmentos ( 74 LS 47 ) . 1 fuente de poder ( Vcc =5 v ).
1 IC contador dcada ( 74 LS 90 ). 1 Cable de conexin de fuente
5 IC compuertas NAND ( 74 LS 00 ). ( punta perro ).
1 IC compuertas NOT ( 74 LS 04 ) Alambres para conexin
1 IC compuertas NOT ( 74 LS 32 )
3 IC Multiplexores ( 74 LS 151 )
1 IC timer ( 555 )
8 Resistencia ( Rd ) = 220O , W.
1 Display Anodo Comn .
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Informacin Previa .
Min. Tip. Max.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V (74 00 - 7490 -74 151 )
Vi : Tensin de entrada Alta 2.0 V (74 00 - 7490 -74 151 )
Vi : Tensin de entrada Baja 0.8 V (74 00 - 7490 -74 151 )
Top : Temperatura de funcionamiento 0 25 70 C (74 00 - 7490 -74 151 )
T
W
0
15 ns ( 7490 )

PREGUNTAS .

1. Indique cual es la funcin del multiplexor CI 74 151.

2. Indique cual es la funcin y las aplicaciones que tiene el CI 74 90 .

3. Explique la funcin que cumple el terminal G en los Multiplexores y la aplicacin que este tiene en
los circuitos donde se utiliza .

4. Cul es la diferencia entre un multiplexor y un Demultiplexor ? . Explique .

5. Disear un circuito en el cual se utilice un multiplexor 74151 . Explique que funcin cumple el
multiplexor en el circuito .

107

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LABORATORIO N 5.

CONTADORES DIGITALES
SINCRONICOS Y ASINCRONICOS .
Objetivos :
Conocer y comprender los principios de los Sistemas Secuenciales .
Conocer y comprender los contadores ascendentes y descendentes tipo sncrono y asncrono.
Disear contadores ascendentes y descendentes tipo sncrono y asncrono


1. Ajuste el voltaje de la fuente de poder a 5 Vcd . NO EXCEDA LOS 5 Vcd . De lo contrario
trabaje con reguladores de tensin .

2. Disee el contador de acuerdo al modulo entregado por el profesor ___,____ ; para luego
representar la salida de la cuenta en los led, en binario, configure sus contadores 74190 segn las
indicaciones hechas en la clase. Observe que en esquema aparece el generador de pulsos que deber
utilizar , en el protoboard .

3. Disee el circuito codificador que se encuentra ubicado entre la etapa de conteo y la de
decodificacin ( 7447 ) . Recuerde que el 7447 trabaja con logica positiva en la entrada .

4. Implemente el codificador diseado y verifique su funcionamiento comparando la respuesta del
circuito con la tabla de verdad trabajado por Ud. en su diseo .

108

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5. Implemente los Decodificadores 7447 y agregue los display al circuito .

6. Al circuito implementele los pulsadores de pausa y reset

7.- Circuito a Implementar

Informacin Previa .
Min. Tip. Max.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V (7400 7402 7404 7408 -7432 7447 7486 - 7476 - 74 190 )
Vi : Tensin de entrada Alta 2.0 V (7400 7402 7404 7408 -7432 7447 7486 - 7476 - 74 190 )
Vi : Tensin de entrada Baja 0.8 V (7400 7402 7404 7408 -7432 7447 7486 - 7476 - 74 190 )
Top : Temperatura de funcionamiento 0 25 70 C (7400 7402 7404 7408 -7432 7447 7486 - 7476 - 74 190 )

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2 IC Flip- flop J- K ( 74 LS 76 ). 1 fuente de poder ( Vcc =5 v ).
1 Cable de conexin de fuente
Contadores Integrados ( 74 LS 190 ) ( 74 LS 191 ) ( 74 LS 192 ) ( 74 LS 193 ) ( punta perro ).
3 IC timer ( 555 )
10 Resistencia ( R led ) = 220O , W.
1 Resistencia ( Ra ) = 3.3 KO , W. Alambres para conexin
8 Resistencia 1 kO , W.

PREGUNTAS .

1. Indique cual es la funcin del Codificador que Ud. diseo.
2. Indique cual es la funcin de los circuitos antirebotes.
3. Explique la funcin que cumple el terminal CLK y la aplicacin que este tiene en los circuitos donde
se utiliza.
4. Explique la funcin que cumple el terminal PR y la aplicacin que este tiene en los circuitos donde
se utiliza.

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LABORATORIO N 6.

REGISTROS DE DESPLAZAMIENTO .
Objetivos :
Conocer y comprender los principios de los Sistemas Secuenciales .
Conocer y comprender los registros de almacenamiento .
Conocer y comprender los tipos de registros de desplazamiento .


1. Ajuste el voltaje de la fuente de poder a 5 Vcd . NO EXCEDA LOS 5 Vcd . De lo contrario
trabaje con reguladores de tensin .

2. Implemente el circuito siguiente y verifique su funcionamiento comparando la respuesta del circuito
con la tabla de verdad entregada en la clase .

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3. Ingrese el dato hexadcimal entregado por el profesor ___,____ ; para luego ser desplazado y
recibido en los led en binario .

Informacin Previa .
Min. Tip. Max.
Vcc : Tensin de alimentacin 4.75 5.0 5.25 V ( 74 90 - 74151 -74 164 - 74373 )
Vi : Tensin de entrada Alta 2.0 V ( 74 90 - 74151 -74 164 - 74373 )
Vi : Tensin de entrada Baja 0.8 V ( 74 90 - 74151 -74 164 - 74373 )
Top : Temperatura de funcionamiento 0 25 70 C ( 74 90 - 74151 -74 164 - 74373 )
T
W
0
15 ns ( 7490 )

1 IC contador dcada ( 74 LS 90 ). 1 fuente de poder ( Vcc =5 v ).
1 IC multiplexor ( 74 LS 151). 1 Cable de conexin de fuente
1 IC registro de desplazamiento ( 74 LS 164). ( punta perro ).
1 IC Latch octuple flip flop tipo D ( 74 LS 373 ).
1 IC timer ( 555 ) Alambres para conexin
10 Resistencia ( R led ) = 220O , W.
8 Resistencia 1 kO , W.

PREGUNTAS .

1. Indique cual es la funcin del multiplexor CI 74 151.


3. Explique la funcin que cumple el terminal G en los Multiplexores y la aplicacin que este tiene en
los circuitos donde se utiliza .



6. Disear un circuito en el cual se utilice un registro de desplazamiento 74164 .
Explique que funcin cumple el registro de desplazamiento en el circuito .
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APENDICES :

Informacin adicional relevante para
el desarrollo de la asignatura .-

_____________________________________________________________________________________
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APENDICE 1

EL CIRCUITO INTEGRADO 555 ( TIMER )

El circuito integrado 555 es un contador de tiempo de estado slido, fabricado en forma monoltica, es decir,
que sobre la superficie de un bloque nico (monolito) se han construido mediante tcnicas especializadas al
rededor de 20 transistores, 15 resistencias y 2 diodos (segn el fabricante pueden ser ms de 2).

Entre las aplicaciones ms frecuentes se encuentran las siguientes:
- Temporizadores de precisin
- Generadores de pulsos
- Moduladores de ancho de pulsos
- Moduladores de posicin de pulsos
- Detectores de ausencia de pulsos
- generadores de rampas lineales
- etc.
Desde la aparicin de este integrado, se han diseado con l numerosas aplicaciones. Tantas, que podra
llenar un libro de ms de 300 paginas y hoy en da se siguen diseando nuevas aplicaciones con este
dispositivo y en realidad en cuanto a su versatilidad se le puede comparar con el amplificador operacional.

Varios son los fabricantes de estos timer, los que para identificarse colocan su sigla delante de la
caracterstica :
CA 555 RCA
LM 555 National semiconductors
NE 555 Signetics
MC 1555 Motorola
MC 1455 Motorola
UA 555 Fairchild
RC 555 Raytheon
Estn disponibles en dos rangos de temperatura:
- 55 a 125 grados celcius para uso militar.
0 a 75 grados celcius para uso comercial .

Los encapsulados son de tipo TO-5 de 8 terminales (pines), MINIDIP de 8 terminales y DIP de 14 pines.
Tambin se produce una versin dual del 555, llamada 556, en un encapsulado DIP de 14 pines.
Figura N . 71
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CIRCUITO ESQUEMATICO DE LA DISTRIBUCION INTERNA DEL 555 .-

Figura N 72.-

Aunque es til conocer el circuito equivalente de este integrado, es suficiente para el propsito de sta
gua y en general para el diseador de aplicaciones, conocer el siguiente diagrama en bloques, equivalente:

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Figura N 73.
DESCRIPCION DE PINES O TERMNALES
Terminal 1 GND: Terminal de alimentacin ,

Terminal 2 : Disparo o Trigger . Este terminal esta normalmente en estado alto Vcc. Al bajar brevemente
por debajo de Vcc/3 . Produce al estado alto en la salida ( terminal 3 ) y el transistor de
descarga en ( 7 ) entrar en corte ).

Terminal 3 : Salida . Corresponde a la salida, puede soportar 200 mA para conseguir la salida de estado alto
mas cercano a Vcc.

Terminal 4: Reset, Cuando esta por debajo de 0,6 v la salida del integrado en ( 3 ) queda en estado bajo,
independientemente de los estados de ( 2 ) y ( 6 ), generalmente es conectado a Vcc para que
quede inactivo.

Terminal 5 : Control de voltaje, cumple diferentes objetivos. Permite modificar las tensiones de referencia.
Mediante la conexin de capacitores se forma un filtro pasabajos con lo que se logra que las
tensiones de referencia sean totalmente inmunes a ruidos.

Terminal 6 : Umbral. Cuidando la tensin en este terminal sobrepaso 2Vcc/3 la salida ( 3 ) Va a estado bajo.

Terminal 7 : Transistor de descarga cuando la salida ( 3 ) es bajo y estar cortado cuando ( 3 ) esta en
estado alto. La resistencia de base de este transistor es de aproximadamente 100 ohm por lo que
su corriente de colector ( Cuando conduce ) resulta muy alta.

Terminal 8 : Vcc ,Alimentacin de CI entre 5 y 18 v.

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BREVE DESCRIPCION DE LOS BLOQUES COMPARADORES

Hay dos comparadores; uno de ellos conectado a 2/3 del voltaje de alimentacin y hacia el interior
(entradas) y el otro conectado a 1/3 del voltaje de alimentacin y hacia el exterior. Las salidas de estos
comparadores llegan al Flip - Flop.

La funcin de comparacin de voltajes la realiza un amplificador diferencial con entradas Darlington
(alta ganancia, alta impedancia de entrada). La entrada exterior del comparador superior se llama
UMBRAL y la entrada exterior del comparador inferior se llama GATILLO.

En la figura N 74, cuando de voltaje aplicado a la entrada de Umbral alcanza el valor determinado por
el divisor de tensin (2/3 Vcc), el comparador superior enva una seal de control hacia el Flip - Flop del
circuito.
Figura N 74.

El comparador inferior funciona de manera similar, salvo que esta vez el pulso de control hacia el Flip -
Flop es enviado cuando el voltaje de la entrada de gatillo disminuye por debajo del valor de la referencia
(1/3 Vcc).

FLIP-FLOP:
Es un dispositivo biestable, es decir, que su salida puede ser bajo o alto voltaje (aprox. Vcc) o lo que es
lo mismo, un 0 o un 1 lgico.

Las seales de control que se le aplican, lo llevan a alguno de los estados anteriores y las salidas quedan
enganchadas (latched) en el valor correspondiente, aun cuando las seales de control responsables de tales
cambios hallan desaparecido.

ETAPA DE SALIDA:
Es un amplificador de potencia de baja impedancia de salida, que puede conducir directamente una
carga con una corriente de hasta 200 mA.

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DESCARGA:
Entre el pin 7 y tierra es necesario conectar un condensador externo. Para descargarlo existe en el 555
un transistor NPN cuya corriente de base depende de la salida del Flip - Flop del circuito. La corriente de
colector de este transistor est limitada a un valor mximo de 25 mA, con lo cual se evita el dao a este
dispositivo cuando la carga almacenada en el condensador es muy grande.

REPOSICION (RESET)
Cuando este terminal se conecta a un voltaje menor que a 1 V, el Flip - Flop y la salida del integrado son
llevados a cero volts, independientemente de todas las dems entradas que estn aplicadas al dispositivo.

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OPERACION MONOESTABLE .

Figura N 75.
FUNCIONAMIENTO:

En el circuito de la figura N 75, el Flip - Flop del integrado mantiene al transistor de descarga en
conduccin, con lo cual el condensador C no puede cargarse permaneciendo la salida (pin 3) en cero. Esta
situacin perdura hasta que el voltaje del pin 2 (gatillo) desciende por debajo de 1/3 Vcc que es el valor de
voltaje que la referencia interna impone al comparador interior.

Para producir el cambio en la salida, el pulso aplicado al gatillo debe tener un ancho mnimo que varia
segn el valor ms bajo alcanzado por l. Por ejemplo, si el valor ms bajo del pulso aplicado es de 0.3
volts, a 23 grados C., el ancho mnimo del pulso ser de 18 ns (nanosegundos). La transicin del estado del
Flip - Flop ocurre en el flanco de bajada del pulso en el gatillo.

Al cambiar el estado del Flip - Flop, el transistor de descarga es llevado a la condicin de corte (su
corriente de colector es casi cero) permitiendo en consecuencia que el condensador C adquiera carga a
travs de Ra, con una constante de tiempo igual a Ra * C y simultneamente con el cambio anterior, la
salida es llevada a un valor aproximadamente igual a Vcc.

La diferencia de potencial contina aumentando en el condensador hasta alcanzar un voltaje igual a 2/3
Vcc. En ese momento acta el comparador superior cambiando el estado del Flip - Flop, lo cual hace que la
salida cambie a cero y permanezca en ese valor hasta que un nuevo pulso sea aplicado al terminal de gatillo.
El cambio del Flip - Flop, adems, enciende al transistor de descarga con lo cual el condensador C es
descargado rpidamente.

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CURVAS DEL CIRCUITO

Figura N 76 .
ECUACIONES DEL CIRCUITO

Con lo que el condensador se carga a travs de R1 siguiendo la ecuacin.

Vc =VF +(Vi - Vf) e
-t/z

2/3 Vcc =Vcc +(0 - Vcc ) e
-t/z

1/3 Vcc =-Vcc e
-t/Ra *C

1/3 =e
-t/Ra*C
/ Ln =>1.1 =t/(Ra*C)

T =1.1 * Ra* C

La carga del condensador y la salida alta ocurren durante un tiempo t1 y para calcular ese tiempo se
emplear la ecuacin 1.

t1 = 1.1*Ra*C (ec. 1)

Es importante destacar que tanto la carga como el Umbral del comparador superior dependen del voltaje de
alimentacin Vcc y en consecuencia el retardo de tiempo es prcticamente independiente de Vcc. ( la
variacin del tiempo de retardo con el voltaje de alimentacin es del orden de 0,1 % volts ).

El condensador de 0.01 uF conectado entre el pin 5 y tierra tiene por objeto estabilizar el voltaje de la
referencia interna del comparador superior.
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OPERACION ASTABLE .

Figura N 77 .

FUNCIONAMIENTO:

Cuando se energiza el circuito, el condensador C empieza a cargarse, desde el instante y hasta que su
voltaje alcance hasta 2/3 Vcc, la salida (pin 3) es alta. Cuando se alcanza este valor, el comparador superior
acta, enviando un pulso de control hacia el Flip - Flop el cual activa al transistor de descarga. Mientras el
condensador se descarga por Rb y el transistor de descarga, la salida es baja. Esta situacin dura hasta que el
voltaje del condensador disminuye por debajo de 1/3 Vcc, en ese momento acta el comparador interior,
(por estar el pin 2 conectado al pin 6), cambia el Flip - Flop y el condensador C empieza a cargarse,
repitindose todo el proceso en forma peridica mientras este aplicado el voltaje de alimentacin.

CURVAS DEL CIRCUITO

Figura N 78 .

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ECUACIONES DEL CIRCUITO

Tiempo de estado bajo

Este estado comprende la descarga de C a travs de Rb y el transistor de descarga interno para este
caso T=(Rb +rce sat)*C, como normalmente Rb es mucho mayor que rce sat T=(Rb * C).

T=(Rb*C)
Vf=0
Vi=2/3Vcc

Vc =Vf +(Vi-Vf)*e
-t/T

Vcc/3 =2/3Vcc*e
-t/T

1/2 =e
-t/T
/ *(Ln)
Ln 0.5 =e
-t/T

t2 =0.693 *T

t2 =0.693 *Rb*C

Tiempo de estado alto

Comprende la carga de C a travs de Ra y Rb, puesto que el transistor de descarga interno se
encuentra en corte.

T=( Ra +Rb ) * C
Vi=1/3 * Vcc
Vf =Vcc

Vc =Vf +(Vi-Vf)*e
-t/T

2/3Vcc =Vcc +(Vcc/3-Vcc) * e
-t/T

-1/3Vcc =2/3Vcc*e
-t/T

1/2 =e
-t/T
/Ln
0.693 * T =t1

t1 =0.693 * (Ra +Rb)*C

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ECUACIONES UTILIZADAS EN EL CIRCUITO

La carga del condensador y la salida alta (pin 3 ), ocurren durante el tiempo t1

t1 = 0.693 * ( Ra +Rb ) * C ( ec 2 )

La descarga del condensador y la salida baja (pin 3), ocurren durante un tiempo t2

t2 =0.693 * Rb * C ( ec 3 )

El periodo de la forma de onda resultante es igual al intervalo de tiempo en que la salida esta alta (t1) ms el
intervalo de tiempo durante el cual la salida est baja (t2).

T = t1 + t2
T = 0.693 * ( Ra + 2 Rb ) * C ( ec 4 )

La frecuencia de oscilacin f, es igual a reciproco del periodo . f =1/ T

f = 1.44 ( Hertz ) ( ec 5 )
( Ra +2 Rb) * C

CICLO DE TRABAJO (D)

Se denomina ciclo de trabajo al cuociente, entre el tiempo t1 durante el cual la salida est alta y el
periodo de la onda.

D = 0.693 * ( Ra +Rb ) * C
0.693 * ( Ra + 2 Rb ) * C
Donde simplificando :

D = ( Ra +Rb ) ( ec 6 )
( Ra + 2 Rb )

En el circuito astable de la figura N 77, el ciclo de trabajo puede variarse entre 50 y 100 % eligiendo
convenientemente los valores de Ra y Rb.

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EJEMPLO DE CALCULO

Se desea construir un astable con un ciclo de trabajo de 70% y una frecuencia de 1440 Hertz, empleando
un condensador de 1 uF.

Todo el problema consiste en calcular los valores de Ra Y Rb.

sea Rb =K Ra reemplazando este valor en la Ec. 6.

Ra +K Ra
0,7 =----------------------- despejando de esta ecuacin la constante K
Ra +2K Ra se tiene:

K =0,75, luego Rb =0,75 Ra
si f = 1440 Hz.

T = 1 = 0,000694 ( seg. ) 0,694 ( mseg. )
t

entonces :
0,694 ( mseg. ) = t1 + t2

si t1 = 70 % de T
t1 = 0,486 ( mseg. )

y t2 = T - t1
t2 = 0,208 ( mseg. )

luego aplicando ec. 3

t2 = 0,693 * Rb * C despejando se tiene :

Rb = t2 . = 300,14 ( O )
0,693 * C

aplicando a la ec. 2

t1 = 0,693 * ( Ra +Rb ) * C

Ra = t1 . -- Rb = 401,15 ( O )
0,693 * C

finalmente se tiene que:
Ra =400 Ohm, y Rb =300 Ohm.

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TEMPORIZADOR:

Figura N 79 .

Con el circuito de la figura N 79 se logran retardos entre 0 y 30 segundos, segn la posicin del
potenciometro. El condensador de 10 uF es de tantalio (alta resistencia de fuga) con el objeto de minimizar
las variaciones en el retardo. El TRIAC de 6A, 400 volts, debe estar montado en un disipador de aluminio
brillante de 3 mm de espesor, con una superficie mnima de 40 Cm
2
, sostenido en forma vertical.
Como cargas se pueden usar lavadoras, jugueras, luces, calefactores, etc.

Cuando la carga esta constituida por elementos resistivos (luces, calefactores), la potencia mxima del
consumo no debe exceder 800 Watt, ya que aunque para tal potencia la corriente una vez encendida la carga
es de solo 3,64 A, en el instante de partida debido a la baja resistencia en fro de la carga, la corriente por el
TRIAC es aproximadamente 15 veces la de rgimen permanente, En el presente ejemplo la corriente de
partida ser 15 x 3,64 =54,6 a. Un TRIAC de 6A, por lo general soporta durante unos pocos milisegundos
una sobrecarga de corriente de aproximadamente 85 A. ; luego el elegido es capaz de soportar la corriente
inicial de una carga de 800 Watt, con un razonable margen de seguridad . Si se aumenta la potencia de la
carga, la corriente inicial sobrepasara la capacidad del TRIAC y lo destruir.

INTERMITENTE :
El circuito puede modificarse de la siguiente forma para obtener un intermitente (operacin atable).

El potenciometro de 3M Ohm, (lineal) permite variar tanto la frecuencia como el ciclo de trabajo, de
manera que se puede desde un destello cada segundo , hasta un destello cada ocho segundos.

Figura N 80
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CONVERTIDOR DE TEMPERATURA A FRECUENCIA :

Figura N 81 .

Como se ve en la figura N 81, existe un trmistor con una resistencia de 5000 Ohm a temperatura
ambiente el cual al variar la temperatura variar su resistencia modificando la frecuencia de salida del timer
555 el cual esta en configuracin astable .

Vcc que es la alimentacin es de 5 a15 Vdc, todas las resistencia de w, Q1 =2N4062 o similar ,
Q2 =2N2360 o similar .

NOTAS COMPLEMENTARIAS

1- La frecuencia mxima de oscilacin del 555 es de 300 Khz; pero por razones de estabilidad trmica no se
deben superar los 200 Khz.

2- El voltaje Vcc puede variar entre 5 y 18 volts.

3- La fuente de alimentacin Vcc, debe estar derivada a masa mediante un condensador de 10 uF, en
paralelo con 01 uF como mnimo.

4- Suponiendo un voltaje externo en el pin 5 (control de voltaje), el retardo o la frecuencia de oscilacin del
555 pueden ser variados, independientemente del valor de Ra, Rb y C.

5- Si Vcc es 5 volts, la salida del integrado es compatible con los niveles lgicos TTL.

6.- El ciclo de trabajo en la operacin astable , puede ser menor que 50%, conectando un diodo en paralelo
con Rb, con su nodo unido al pin 7 y su ctodo unido al pin 6.

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APENDICE 2

Hojas de Datos de Circuitos Integrados de serie TTL utilizados en desarrollos prcticos .
( Cortesa de Fairchild ) .

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APENDICE 3

Solucin de guas de Trabajo N 1

Solucin :
I.
a). 010111010101000 b) . 0101101101000

c). 01000011100111 d) . 01010011111101011

e). 1101111010010 f) . 100011101110

g). 10110110011100 h) . 11000101010001

II.

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III.

225

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Solucin :

I.

a). ( 0110 , 0100 , 0001 )
BCD natural

( 1001 , 0111 , 0100 )
XS 3
( 1100 , 0100 , 0001 )
Aiken

b). ( 0100010 , 0110000 , 0100100 , 1001000 )
BQ

( 0100 , 0111 , 0101 , 1011 )
XS 3
( 0111 , 1101 , 0110 )
Gray

c). ( 0011 , 0111 , 1011 , 1001 , 1111 )
Gray

( 0001 , 1011 , 1011 , 0001 , 0001 , 0100 )
Aiken
( 0001 , 0101 , 0101 , 0001 , 0001 , 0100 )
BCD natural

d). ( 1111 , 0011 , 0111 , 1011 , 1111 )
Gray

( 1100 , 1100 , 1011 , 0000 , 1011 , 0000 )
Aiken,
( 1000010 , 1000010 , 1000001 , 0100001 , 1000001 , 0100001 )
BQ

e) ( 0010 , 0111 , 0101 , 0000, 0001 )
BCD natural

( 0101 , 1110 , 0101, 1011 )
Gray
( 0010 , 1101 , 1011 , 0000 , 0001 )
Aiken

f). ( 0011 , 0000 , 1011 , 0011 )
Aiken

( 1110 , 1001 , 1011 )
Gray
( 0101000 , 0100001 , 1000001 , 0101000 )
BQ

II.

a). ( 7589 )
10

b). ( 1101001111101 )
2

c). ( 1792 )
16

d). ( 9354 )
10

e). ( 5970 )
10

f). ( 2501 )
16

g. ( 1000010111011 )
2

h. ( 101001100011 )
2

226

Marzo 2013.-

Fundacin DUOC UC

i). ( 6476 )
10

j). ( 97 )
16

k). ( 34037 )
10

l). ( 1110100101001 )
2

m). ( 11100011011010 )
2

III.

a). ( 641016 )
10

b). ( BA04 )
16

c). ( 11101000110010 )
2

IV.
a)
i .- Tabla de verdad

ii .- funciones booleanas a implementar
( )
3 2 1 1 0 3 2 3
0 1 3 2 3 2 1 2
3 2 1 0 3 1 2 1
2 1 3 0 0
) (
) (
) (
A A A A A A A Z
A A A A A A A Z
A A A A A A A Z
A A A A Z
+ + =
+ + =
+ =
+ =

227

Marzo 2013.-
Cdigo BCD Cdigo Aiken
A3 A2 A1 A0 Z3 Z2 Z1 Z0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
0 0 1 1 0 0 1 1
0 1 0 0 0 1 0 0
0 1 0 1 1 0 1 1
0 1 1 0 1 1 0 0
0 1 1 1 1 1 0 1
1 0 0 0 1 1 1 0
1 0 0 1 1 1 1 1

Fundacin DUOC UC

iii .- Circuito con compuertas

b)

( )
( )
) ) (
) (
) (
) ( 1
) (
3 2 1 1 0 3 2 6
1 0 2 3 5
3 2 0 3 2 0 1 4
3 1 0 3 1 0 2 3
2 0 3 2
2 1 0 2 1 0 3 1
2 0 3 1 0
B B B B B B B Y
B B B B Y
B B B B B B B Y
B B B B B B B Y
B B B B Y
B B B B B B B Y
B B B B Y
+ + =
+ =
+ =
+ =
=
+ =
=

228

Marzo 2013.-
Cdigo BCD Cdigo B - Q
B3 B2 B1 B0 Y5 Y0 Y4 Y3 Y2 Y1 Y0
0 0 0 0 0 1 0 0 0 0 1
0 0 0 1 0 1 0 0 0 1 0
0 0 1 0 0 1 0 0 1 0 0
0 0 1 1 0 1 0 1 0 0 0
0 1 0 0 0 1 1 0 0 0 0
0 1 0 1 1 0 0 0 0 0 1
0 1 1 0 1 0 0 0 0 1 0
0 1 1 1 1 0 0 0 1 0 0
1 0 0 0 1 0 0 1 0 0 0
1 0 0 1 1 0 1 0 0 0 0

Fundacin DUOC UC


c)


| |
( ) ( )
) (
) (
) ) (
2 1 0 2 1 0 3 3
3 2 1 0 1 0 3 2 2
3 2 1 0 1
2 1 3 2 0 0
C C C C C C C X
C C C C C C C C X
C C C C X
C C C C C X
+ =
+ + =
=
+ =

229

Marzo 2013.-
Cdigo XS 3 Cdigo BCD
C3 C2 C1 C0 X3 X2 X1 X0
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
0 1 0 1 0 0 1 0
0 1 1 0 0 0 1 1
0 1 1 1 0 1 0 0
1 0 0 0 0 1 0 1
1 0 0 1 0 1 1 0
1 0 1 0 0 1 1 1
1 0 1 1 1 0 0 0
1 1 0 0 1 0 0 1

Fundacin DUOC UC


V.
Tanto como para el generador o como el detector la tabla es la misma y el circuito es el mismo .

VI.

230

Marzo 2013.-
Entradas
BCD exceso de tres
A
3
A
2
A
1
A
0

Salida
paridad
Par .
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0

Fundacin DUOC UC

VII.

231

Marzo 2013.-

Fundacin DUOC UC


Solucin :

I.-

II.-

III.-
b
7
b
6
b
5
B
4
b
3
b
2
b
1

0 0 0 1 1 1 1 0
1 0 1 0 1 0 1 0
2 0 1 0 1 1 0 1
3 0 1 1 0 0 1 1
4 0 1 1 0 1 0 0
5 1 0 0 1 0 1 1
6 1 0 0 1 1 0 0
7 1 0 1 0 0 1 0
8 1 0 1 0 1 0 1
9 1 1 0 0 0 0 1
232

Marzo 2013.-
Entradas
BCD Aiken
D C B A
Salida
paridad
Par .
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Entradas
BCD Exceso de tres.
D C B A
Salida
paridad
Impar .
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1

Fundacin DUOC UC

IV .-

V.-
Carcter
Hexadecimal

E l e c t r o n i c a
LSB
b
1
1 0 1 1 0 0 1 0 1 1 1

b
2
0 0 0 1 0 1 1 1 0 1 0

b
3
1 1 1 0 1 0 1 1 0 0 0
Cdigo ASCII
b
4
0 1 0 0 0 0 1 1 1 0 0

b
5
0 0 0 0 1 1 0 0 0 0 0

b
6
0 1 1 1 1 1 1 1 1 1 1
MSB
b
7
1 1 1 1 1 1 1 1 1 1 1
P
P

0 0 1 1 1 1 1 0 1 1 0
VI.-
Dato Transmitido Datos Recibido
P D C B A P D C B A
Indicador de
error
0 0 0 0 1 1 0 0 0 1 1
1 1 1 1 1 1 1 1 1 1 0
1 0 0 1 1 0 0 0 1 1 1
1 0 0 0 0 1 0 0 0 0 0
1 1 1 0 0 1 1 1 0 1 1
VII.-

233

Marzo 2013.-
caracter b7 b6 b5 b4 b3 b2 b1
B 1 0 0 0 0 1 0
7 0 1 1 0 1 1 1
h 1 1 0 1 0 0 0
Del 1 1 1 1 1 1 1
* 0 1 0 1 0 1 0
; 0 1 1 1 0 1 1
Dato Transmitido Dato Recibido Corrector
S
e
c
u
e
n
c
i
a

B
7
B
6
B
5
B
4
B
3
B
2
B
1
B
7
B
6
B
5
B
4
B
3
B
2
B
1
C
3
C
2
C
1

A 0 1 1 0 1 0 0 0 1 0 0 1 0 0 1 0 1
B 0 0 1 1 1 1 0 0 0 1 1 0 1 0 0 1 1
C
1 0 0 1 1 0 0 0 0 0 1 1 0 0 1 1 1
D 0 1 0 1 0 1 0 0 1 0 1 0 1 0 0 0 0

Fundacin DUOC UC

VIII.-

Secuencia
Dato Transmitido
en decimal .-
A 7
B 3
C 9
D 4

234

Marzo 2013.-

Fundacin DUOC UC


Solucin :
I.-
a) Tabla de Verdad .

E n t r a d a s S a l i d a s
E
3
E
2
E
1
E
0
S
1
S
0

1 1 1 0 0 0
1 1 0 1 0 1
1 0 1 1 1 0
0 1 1 1 1 1

b) Funciones booleanas .

) (
) (
3 2 1 0 1
3 1 2 0 0
E E E E S
E E E E S
=
=

c) Circuito con compuertas

II.-

235

Marzo 2013.-
Entradas Salidas
E3 E2 E1 E0 Fg Ff Fe Fd Fc Fb Fa
0 0 0 0 0 1 1 1 1 1 1
0 0 0 1 0 0 0 0 1 1 0
0 0 1 0 1 0 1 1 0 1 1
0 0 1 1 1 0 0 1 1 1 1
0 1 0 0 1 1 0 0 1 1 0
0 1 0 1 1 1 0 1 1 0 1
0 1 1 0 1 1 1 1 1 0 1
0 1 1 1 0 0 0 0 1 1 1
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 0 0 1 1 1
1 0 1 0 1 1 1 0 1 1 1
1 0 1 1 1 1 1 1 1 0 0
1 1 0 0 0 1 1 1 0 0 1
1 1 0 1 1 0 1 1 1 1 0
1 1 1 0 1 1 1 1 0 0 1
1 1 1 1 1 1 1 0 0 0 1

Fundacin DUOC UC


( )
( )
( )
( )
( )
( )
( )
=
=
=
=
=
=
=
15 , 14 , 13 , 11 , 10 , 9 , 8 , 6 , 5 , 4 , 3 , 2
15 , 14 , 12 , 11 , 10 , 9 , 8 , 6 , 5 , 4 , 0
15 , 14 , 13 , 12 , 11 , 10 , 8 , 6 , 2 , 0
14 , 13 , 12 , 11 , 8 , 6 , 5 , 3 , 2 , 0
13 , 11 , 10 , 9 , 8 , 7 , 6 , 5 , 4 , 3 , 1 , 0
13 , 10 , 9 , 8 , 7 , 4 , 3 , 2 , 1 , 0
15 , 14 , 12 , 10 , 9 , 8 , 7 , 6 , 5 , 3 , 2 , 0
g
f
e
d
c
b
a
F
F
F
F
F
F
F

3 2 1 2 1 3 0 3 2 1 0
2 1 0 3 2 1 3 1 3 2 1 0
3 1 1 0 3 2 2 0
2 1 0 3 1 0 2 1 0 2 1 0 3 1 0 2 1 0
3 2 3 2 3 0 1 0 3 1
3 1 0 3 1 0 3 1 0 3 2 2 0
3 0 3 2 0 3 1 3 2 1 2 1 2 0
E E E E E E E E E E E F
E E E E E E E E E E E E F
E E E E E E E E F
E E E E E E E E E E E E E E E E E E F
E E E E E E E E E E F
E E E E E E E E E E E E E F
E E E E E E E E E E E E E E F
g
f
e
d
c
b
a
+ + + + =
+ + + + =
+ + + =
+ + + + + =
+ + + + =
+ + + + =
+ + + + + =


236

Marzo 2013.-

Fundacin DUOC UC

237

Marzo 2013.-

Fundacin DUOC UC

III.-
a) Funciones booleanas .
) 3 2 ( 0 1
) 3 1 ( 0 2
) 0 1 2 3 0 1 2 3 0 1 2 3 0 1 2 3 (
=
=
+ + + =
I F
I F
I Fsc
B
A

b) Circuito con compuertas

IV.-

1
er
Cuadrante Codigo
0 30 1 1 0 0
30 60 0 1 0 0
60 90 0 1 1 0

D C A C B A Fx
D C B A D C B A D C B A Fx
+ =
+ + =

238

Marzo 2013.-

Fundacin DUOC UC

V.-
Entradas S a l i d a s
E
C
E
B

E
A
S
7
S
6

S
5

S
4
S
3

S
2
S
1
S
0

0 0 0 1 1 1 1 1 1 1 0
0 0 1 1 1 1 1 1 1 0 1
0 1 0 1 1 1 1 1 0 1 1
0 1 1 1 1 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1 1
1 0 1 1 1 0 1 1 1 1 1
1 1 0 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1

C B A S
C B A S
C B A S
C B A S
C B A S
C B A S
C B A S
C B A S
E E E F
E E E F
E E E F
E E E F
E E E F
E E E F
E E E F
E E E F
+ + =
+ + =
+ + =
+ + =
+ + =
+ + =
+ + =
+ + =
7
6
5
4
3
2
1
0


VI. Salidas activas
X , X, S
3
, S
2
, S
0
, S
4
, S
6
, S
3
, X

239

Marzo 2013.-

Fundacin DUOC UC

VII. Salidas activas
A
2
=1, A
1
=1, A
0
=1, GS =1, EO =1
A
2
=1, A
1
=1, A
0
=1, GS =1, EO =1
A
2
=1, A
1
=1, A
0
=1, GS =1, EO =0
A
2
=1, A
1
=1, A
0
=1, GS =0, EO =1
A
2
=1, A
1
=1, A
0
=0, GS =0, EO =1
A
2
=1, A
1
=1, A
0
=0, GS =0, EO =1
A
2
=1, A
1
=1, A
0
=1, GS =1, EO =0
A
2
=1, A
1
=0, A
0
=1, GS =0, EO =1
A
2
=1, A
1
=0, A
0
=0, GS =0, EO =1
A
2
=1, A
1
=1, A
0
=1, GS =1, EO =0
A
2
=0, A
1
=1, A
0
=1, GS =0, EO =1
A
2
=0, A
1
=0, A
0
=1, GS =0, EO =1
A
2
=0, A
1
=1, A
0
=0, GS =0, EO =1
A
2
=0, A
1
=0, A
0
=0, GS =0, EO =1
A
2
=1, A
1
=1, A
0
=1, GS =1, EO =1

VIII.

IX .

240

Marzo 2013.-

Fundacin DUOC UC


Solucin :
I.-
a) Tabla de Verdad
E
7
E
6
E
5
E
4
E
3
E
2
E
1
E
0
C
2
C
1
C
0
S
X X X X X X X 0 0 0 0 0
X X X X X X X 1 0 0 0 1
X X X X X X 0 X 0 0 1 0
X X X X X X 1 X 0 0 1 1
X X X X X 0 X X 0 1 0 0
X X X X X 1 X X 0 1 0 1
X X X X 0 X X X 0 1 1 0
X X X X 1 X X X 0 1 1 1
X X X 0 X X X X 1 0 0 0
X X X 1 X X X X 1 0 0 1
X X 0 X X X X X 1 0 1 0
X X 1 X X X X X 1 0 1 1
X 0 X X X X X X 1 1 0 0
X 1 X X X X X X 1 1 0 1
0 X X X X X X X 1 1 1 0
1 X X X X X X X 1 1 1 1

b) circuito con compuertas de n entradas .

241

Marzo 2013.-

Fundacin DUOC UC

II.-
a). Tabla de Verdad
N
Decimal
E
3
E
2
E
1
E
0
F
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 1
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 1
10 1 0 1 0 1
11 1 0 1 1 0
12 1 1 0 0 1
13 1 1 0 1 0
14 1 1 1 0 0
15 1 1 1 1 0

b). Circuito con Multiplexor

242

Marzo 2013.-

Fundacin DUOC UC

III .-

IV.-

Sean A, B, C, y D las entradas del cdigo Gray .
a) Tabla de Verdad b) Circuito con Multiplexor .

243

Marzo 2013.-
D C B A F
0 0 0 0 0
0 0 0 1 0
0 0 1 1 0
0 0 1 0 0
0 1 1 0 0
0 1 1 1 1=D7
0 1 0 1 0
0 1 0 0 0
1 1 0 0 0
1 1 0 1 1=D13
1 1 1 1 0
1 1 1 0 1=D14
1 0 1 0 0
1 0 1 1 1=D11
1 0 0 1 0
1 0 0 0 0

Fundacin DUOC UC

V.-

VI.- S =1,0,1,0,0,1,1,0,1,1,0,0,0

VII.- Salidas
2 =0
1 =0
7 =1
2 =1
1 =0
4 =0
2 =1
7 =0
1 =1
2 =1
4 =0

244

Marzo 2013.-

Fundacin DUOC UC


Solucin :
I.-
a).-

b).-

c).-

II.-
a).-

245

Marzo 2013.-
Qn R S Qn +1
0 1 0 0
0 0 1 1
1 1 0 0
1 0 1 1
Qn R S Qn +1
0 1 0 1
0 0 1 0
1 1 0 1
1 0 1 0
Qn D T Qn +1
0 1 0 0
0 0 1 0
1 1 0 1
1 0 1 0

Fundacin DUOC UC

b).-

c).-

d).-

246

Marzo 2013.-

Fundacin DUOC UC

COMENTARIOS .-

RFMA

Rbinson Maldonado A. rob.maldonado@profesor.duoc.cl Sistemas Digitales I.
Marzo 2013.-

Apuntes de Sistemas Digitales 3° 2013 - Version de Multicopiado

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