Anda di halaman 1dari 25

Flip-flop

Flip-flop(1)
Gerbang adalah elemen pembuatan keputusan. Tetapi elemen-elemen pembuat keputusan saja tidak
cukup.Sebuah komputer juga membutuhkan elemen-elemen memori, yaitu piranti-piranti yang dapat menyimpan biner. Flip-flop merupakan elemen memori. Flip-flop adalah piranti yang memiliki dua keadaan stabil.Piranti ini akan tetap bertahan pada salah satu dari dua keadaan itu sampai adanya pemicu yang membuatnya berganti keadaan. Salah satu contoh flip flop adalah RS Latch. 1. Penahan Transistor Setiap kolektor menggerakkan basis yang berseberangan melalui sebuah resistor 100k ohm.Pada rangkaian spt ini, satu di antara transistor2 itu mengalami kejenuhan dan yang lain dalam keadaan terpancung(cut off).

Saat transistor kanan jenuh, teg. Kolektor mendekati 0V.Tidak ada masukan penggerak bagi basis transistor kiri.Akibatnya transistor tersebut terpancung dan teg.kolektornya mendekati +5V.Nilai tegangan ini menghasilkan arus basis yang cukup besar pada basis transistor sebelah kanan untuk mempertahankan keadaan jenuhnya.Jadi seluruh rangkaian ditahan (latched) pada keadaan dengan transistor sebelah kiri terpancung(bayangan gelap)dan transistor kanan dalam keadaan jenuh.Titik Q bertegangan kurang lebih 0V dalam keadaan ini.

Flip-flop(1)
Untuk mengendalikan bit yang tersimpan di dalam penahan kita dapat menambahkan masukan seperti yang terlihat pada gambar.Masukan kendali dapat berupa logika rendah(0V) atau tinggi(+5V).Masukan Set (S) yang tinggi akan menyebabkan transistor menjadi jenuh.Begitu keadaan tersebut tercapai maka seluruh rangkaian akan bertahan pada keadaan itu dan Q=1. Sekali keadaan ini terpasang set, keluaran rangkaian akan tetap bertahan pada 1 bahkan ketika masukan S telah kembali ke 0V. Masukan Reset(R) yang tinggi akan mendorong transistor kanan ke dalam kejenuhan.Bilamana hal ini terjadi maka rangkaian akan bertahan pada keadaan tersebut dan Q=0.Keluaran tetap bertahan pada keadaan 0, sekalipun masukan R telah kembali ke 0V.Pada gambar diatas, keluaran Q menggambarkan nilai bit yang disimpan.Keluaran yang bersifat komplemen Q dapat dipasang pada kolektor transistor sebelah kiri. Masukan R dan S yang tinggi keduanya disebut keadaan pacu/lomba/race condition.Keadaan ini dapat menimbulkan operasi yang tidak dapat diramalkan.

Flip-flop(1)

Dalam keadaan berpacu, masukan-masukan kendali dalam keadaan tinggi, dengan ini kedua transistor akan menjadi jenuh.Jika R dan S kemballi kepada keadaan rendah, kedua transistor akan berusaha meninggalkan keadaan jenuh.Transistor yang lebih cepat akan menahan rangkaian.Jika Transistor kiri yang lebih cepat maka keluaran Q akan rendah.Bila transistor kanan yang lebih cepat maka keluaran Q akan tinggi.

Flip-flop(2)
2.Penahan NOR Sebuah penahan dapat dibangun dari dua gerbang NOR yang disusun seperti gambar 7-2.a. Rangkaian tersebut mempunyai ekivalensi De Morgan gambar 7-2.b. Dari Timing Diagram terlihat bahwa keluaran Q menjadi tinggi ketika S berubah menjadi tinggi.Ketika S menjadi rendah, Q akan tetap bertahan pada keadaan tinggi.Q akan menjadi rendah saat R menjadi tinggi, dan keadaan akan tetap bertahan saat R kembali menjadi rendah.Saat R dan S rendah, rangkaian tetap menyimpan keadaan semula.Kondisi R dan S sama tinggi harus dihindarkan

Flip-flop(3)
3.Penahan NAND Sebuah penahan NAND disusun seperti gambar 7-3.a. Rangkaian tersebut mempunyai ekivalensi De Morgan gambar 7-3.b. Bila R rendah dan S tinggi, Q akan di set menjadi tinggi, dan sebaliknya bila R tinggi dan S rendah, Q akan direset menjadi rendah. Keadaan R dan S tinggi , Q sama dengan kondisi semula. Kondisi R dan S rendah harus dihindari karena akan menimbulkan kondisi pacu.Dalam kondisi normal R dan S harus tinggi untuk menghindari keadaan pacu.Dan ketika beroperasi hanya salah satunya saja yang boleh dalam kondisi rendah.

Flip-flop(4)
4.Peredam Pelantingan Saklar
Register-register memerlukan sinyal-sinyal yang bersih supaya dapat beroperasi secara wajar.Bila register digerakkan oleh sinyal tak mantap secara langsung dari pin 1 dan pin 5, dengan adanya efek kontak maka operasi register akan tidak menentu. Penahan-penahan RS sering dipakai sebagai peredam pelantingan saklar(switch debouncer). Bila posisi saklar dilontarkan dari keadaan terbuka menjadi tertutup,maka bagian-bagian kontak dari saklar akan terpelanting kemudian selama beberapa milidetik saklar beralih antara keadaan putus-sambung sebelum akhirnya menempati posisi tertutup secara mantap.Efek tersebut adalah efek kontak mendadak(contact bounce).Efek tersebut dapat dihilangkan dengan menggunakan penahan RS dalam sambungan langsung dengan saklar.

Pada gambar di atas, pin1 mendapat masukan rendah, pin5 mendapat masukan tinggi.Sehingga CLR tinggi dan CLR rendah.Jika saklar dipindah ke posisi clear, pin1 menjadi tinggi.Pada pin5 terjadi efek kontak, pin 5 secara bergantian berada pada kondisi rendah dan tinggi selama beberapa milidetik sebelum menjadi stabil rendah.Saat pertama kali pin5 rendah maka CLR menjadi tinggi dan CLR menjadi rendah. Proses pelantingan selanjutnya tidak berpengaruh terhadap kondisi CLR dan CLR, karena adanya penahan.

Flip-flop(4)
Pendetakan Tingkat Logika
Komputer menggunakan ribuan flip flop. Untuk mengkoordinasi aktivitas seluruh sistem, sinyal gelombang persegi yang disebut detak atau clock dikirim ke setiap flip-flop.Sinyal ini mencegah flip-flop tersebut dari perubahan yang terjadi sebelum waktu yang tepat.

Sepasang gerbang NAND menggerakkan sebuah penahan NAND.Sinyal S dan R mengatur operasi gerbang.Dalam kondisi normal R dan S harus tinggi. Inversi ganda dalam rangkaian dapat dihilangkan sehingga seolah-olah rangkaian terdiri dari gerbang AND yang menggerakkan gerbang OR. S dan clock yang tinggi akan mendorong keluaran Q menuju ke tingkat yang lebih tinggi.

Flip-flop(5)
CLK 0 0 0 R 0 0 1 S 0 1 0 Q NC NC NC

0
1 1 1 1

1
0 0 1 1

1
0 1 0 1

NC
NC 1 0 RC

Pendetakan Positif
Pada gambar sebelumnya terlihat bahwa detak mengendalikan kedua gerbang NAND, dimana sinyal rendah dari CLK akan mencegah R dan S mengendalikan penahan.Saat sinyal detak tinggi , maka keluaran akan tergantung pada R dan S.Hal ini disebut pendetakan positif atau positive clocking. Dengan memasang inverter antara CLK dan gerbang akan didapatkan negative clocking. Kedua pendetakan itu disebut pendetakan tingkat logika atau level clocking, karena flip flop menanggapi tingkat logika dari sinyal detak. Bagaimana dengan keadaan pacu?Keadaan pacu hanya akan terjadi saat R,S dan CLK sama-sama tinggi. Penggunaan sinyal CLK untuk menggerakkan sejumlah flip flop memungkinkan sinkronisasi operasi dari bagian-bagian yang berbeda dari komputer

Flip-flop(6)
Penahan D

CLK

0
1

0
1

0
1 1

X
0 1

NC
0 1

Oleh karena flip flop RS mudah terkena RC, maka desain dapat dimodifikasi seperti gambar 7-6.Dengan sebuah inverter, masukan D memberikan masukan S kepada gerbang NAND dan komplemen D memberikan masukan R pada gerbang NAND.Inverter akan menjamin S dan R selalu berlawanan. Pada Penahan D dengan sinyal pendetak,CLK yang rendah akan membuat masukan tak aktif dan menahan keadaan pada Penahan D. Penahan D bersifat transparent artinya keluaran selalu mengikuti nilai masukan D saat sinyal detak tinggi.

Flip-flop(7)
Flip flop D dengan picuan tepi
Gambar disamping menunjukkan sebuah rangkaian RC pada bagian masukan dari sebuah flip flop D.Rangkaian tersebut dirancang sehingga konstanta waktu RC jauh lebih kecil daripada lebar pulsa sinyal clock. Karena itu, kapasitor dapat mengisi muatan sepenuhnya sewaktu CLK bertransisi naik.Pengisian muatan secara eksponensial ini menghasilkan paku atau spike tegangan positif yang tajam pada tahanan.Disisi lain, tepi ekor pulsa detak ketika bertransisi turun akan memberikan sentakan tegangan negatif. Tegangan positif yang tajam mengaktifkan gerbang-gerbang masukan untuk waktu yang singkat,sedangkan paku tegangan negatif tidak menimbulkan perubahan apapun. Gerbang-gerbang masukan yang diaktifkan selama waktu singkat ini akan mencuplik nilai masukan D selama waktu tersebut.Dan nilai D itu kemudian mendorong keluaran Q menjadi Set atau Reset. Operasi demikian disebut pemicuan tepi atau edge triggering karena flip flop hanya bereaksi saat clock berubah keadaan.Pada gambar di atas, pemicuan terjadi saat tepi positif(awal pulsa naik) dari sinyal clock disebut pemicuan tepi-positif.

Flip-flop(7)
CLK 0 1 D X X X 0 1 Q NC 0 1 0 1

Tanda panah keatas dan kebawah menunjukkan tepi-tepi naik dan tepi-tepi turun dari sinyal detak. Pada tabel diatas, Perubahan tidak terjadi jika sinyal detak dalam logika rendah atau tinggi atau berada pada tepi transisi negatif.Perubahan terjadi saat sinyal detak berada pada tepi transisi positif.Dengan kata lain data D disimpan hanya selama tepi transisi positif dari sinyal detak.

Flip-flop(8)

Preset dan Clear Dalam pengoperasian sebuah komputer, diperlukan sinyal Clear dan Preset(=Set).Gambar diatas menunjukkan cara memasukkan kedua fungsi tersebut. Preset yang rendah akan menyebabkan keluaran Q bernilai 1; dan CLEAR yang rendah akan mereset Q ke 0. Preset disebut juga direct set, Clear disebut juga direct reset.Kata direct artinya langsung, tanpa kendali sinyal detak.Misalnya,sinyal clear dapat berasal dari tombol-tekan ,jadi lepas dari keadaan detak yang sedang bekerja.Keluaran akan langsung reset bilamana operator menekan tombol clear. Masukan-masukan preset dan clear memiliki prioritas utama.

Flip-flop(7)
PRESET 0 CLEAR 0 CLK X D X Q RC

0
1 1 1 1 1 1

1
0 1 1 1 1 1

X
X 0 1

X
X X X X 0 1

1
0 NC NC NC 0 1

Tabel di atas adalah tabel kebenaran untuk flip flop D dengan Preset dan Clear

Flip-flop(9)

Pada flip flop D rangkaian terpadu, rangkaian RC tidak digunakan lagi karena sulit menyediakan kapasitas dalam satu serpihan.Pada gambar 7-10 dilukiskan sebuah flip flop D picuan tepi positif.Rangkaian tergandeng langsung tersebut hanya terdiri dari gerbang-gerbang NAND, tanpa kapasitor.Rangkaian hanya menanggapi sinyal masukan untuk beberapa saat selama sinyal detak bertransisi dari keadaan rendah ke keadaan tinggi.Bit data D disimpan hanya pada saat transisi naiknya sinyal detak. Gambar 7-11 merupakan simbol logika flip-flop D pemicuan tepi positif.Preset dan Reset aktif rendah (active low state).

Flip-flop(9)
Waktu Tunda Propagasi Merupakan selang waktu yang diperlukan untuk menghasilkan perubahan keadaan pada keluaran suatu gerbang atau flip flop.Jika tp = 10 ns, berarti dibutuhkan waktu sekitar 10 ns bagi keluaran Q untuk mengubah keadaannya sesudah masukan D dicuplik oleh tepi sinyal detak. Waktu Siap Time setup adalah selang waktu minimum bagi kehadiran bit data pada masukan sebelum tepi sinyal CLK memicu.Jika tsetup = 15 ns, berarti bit data yang akan disimpan harus sudah berada pada masukan D minimum 15 ns sebelum tepi sinyal CLK masuk. Waktu Tahan Bit data D hanya diperbolehkan berubah setelah transisi selesai terlaksana secara mantap.thold adalah selang waktu minimum selama bit data bertahan sesudah tepi sinyal CLK memicu flip flop.Sebagai contoh, jika diketahui tsetup 15 ns dan thold 5 ns, maka ini berarti bit data harus sudah siap di masukan minimum 15 ns sebelum tepi sinyal CLK sampai, dan bit data tersebut harus bertahan di situ paling tidak 5 ns sesudah tepi sinyal CLK berlalu.

Flip-flop(10)
Flip Flop JK Pemicuan-Tepi
Flip Flop JK merupakan elemen yang digunakan untuk mencacah. Sebuah rangkaian RC dengan konstanta waktu yang singkat akan mengubah pulsa CLK yang persegi menjadi paku-paku tegangan yang berbentuk tajam.Karena adanya inversi ganda melalui gerbang-gerbang NAND, rangkaian ini merupakan rangkaian pemicuan tepi positif. Masukan J dan K merupakan sinyal sinyal kendali saat tepi positif sinyal detak.Jika J dan K rendah, kedua gerbang masukan menjadi tidak aktif. Bila J rendah dan K tinggi, Reset flip flop,Q menjadi rendah Bila J tinggi dan K rendah,Set flip flop. Yaitu ketika Q rendah menjadi tinggi. Jika J dan K tinggi, Toggle yaitu flip flop diset atau direset tergantung pada keluaran flip flop sebelumnya (beralih kepada keadaan yang berlawanan). Flip flop JK harus dijalankan dengan pemicuan tepi untuk menghindari osilasi.Why?Andaikan rangkaian bekerja dengan sinyal detak tingkat logika(level clocking),dengan J, K dan CLK yang tinggi semuanya keluaran akan toggle.Setelah dua selang waktu propagasi(melalui gerbang masukan dan keluaran), keluarannya akan toggle kembali.Keluaran baru ini dikembalikan ke gerbang-gerbang masukan.Dengan demikian keluaran dapat bertogel secara berulang-ulang selama sinyal detak tetap tinggi.Osilasi akan terjadi selama setengah siklus sinyal detak.Kondisi toggle lebih dari sekali selama satu siklus sinyal detak disebut pemacuan(racing).Dengan adanya rangkaian RC ,kondisi racing dapat dihindarkan asalkan paku teg.lebih sempit dari waktu tunda propagasi.

CLK 0 1

J X X X

K X X X

Q NC NC NC

0
0 1 1

0
1 0 1

NC
0 1 Toggle

Flip-flop(10)
Flip Flop JK Pemicuan-Tepi

Gambar di atas menunjukkan simbol flip flop JK picuan tepi positif, flip flop JK dengan fungsi preset dan clear dan flip flop JK picuan tepi negatif dengan preset dan clear.

Flip-flop(11)

Satu cara lain untuk menghindarkan pemacuan(racing), didesain sebuah flip flop JK majikan-budak, yang merupakan kombinasi dari dua buah penahan yang diatur oleh sinyal pendetak. Penahan pertama disebut majikan, penahan kedua disebut budak. Penahan pertama diatur oleh sinyal pendetak positif, sedangkan penahan kedua diatur oleh sinyal pendetak negatif. Operasi rangkaiannya: Pada saat sinyal detak berada pada tingkat tinggi, majikannya yang aktif,budaknya tidak aktif Pada saat sinyal detak berada pada tingkat rendah, majikannya tidak aktif, budaknya menjadi aktif

1. 2.

Flip-flop(11)

Anggap Q rendah dan komplemen Q tinggi.Untuk masukan J tinggi, K rendah dan CLK tinggi, majikan akan hasilkan kondisi set (S tinggi) dan R rendah, tetapi belum ada perubahan pada budak selama belum ada perubahan pada sinyal detak.Ketika detak menjadi rendah, keadaan set mendorong budak ke dalam kondisi set dan hasilkan Q tinggi dan komplemen Q rendah. Untuk masukan J rendah dan K tinggi saat CLK tinggi, majikan akan direset (R tinggi).Pada setengah siklus berikutnya budak akan direset pula menghasilkan Q rendah dan komplemen Q tinggi. Bila J dan K tinggi semuanya, si majikan akan alami toggle satu kali ketika sinyal detak tinggi, dan kemudian budak akan alami toggle sekali ketika sinyal detak rendah.

Flip-flop(11)

Flip flop majikan budak merupakan flip flop yang diatur oleh sinyal detak tingkat logika(level clocking). Saat sinyal detak sedang tinggi, perubahan-perubahan dalam masukan J dan K akan mempengaruhi keluaran S dan R.Oleh karena itu, J dan K harus tetap terjaga dalam kondisi tetap selama setengah siklus detak yang positif.Setelah sinyal detak menjadi rendah,majikan menjadi tidak aktif dan J dan K diperbolehkan berubah.

Flip-flop(11)

Terlihat pada simbol flip flop JK majikan budak bahwa keluaran akan berubah saat sinyal detak rendah. Berikut tabel kebenaran dari flip flop JK majikan budak:
PR 0 0 1 1 1 1 1 CLR 0 1 0 1 1 1 1 CLK X X X X J X X X 0 0 1 1 K X X X 0 1 0 1 Q RC 1 0 NC 0 1 Toggle

CONTOH SOAL
Gambar di samping adalah sebuah rangkaian clock generator.Apa yang terjadi saat HLT komplemen dalam kondisi tinggi?

555 adalah sebuah IC yang dapat membangkitkan suatu keluaran persegi dengan susunan rangkaian seperti tertera pada gambar.Frekuensi keluarannya: f= 1,44 (RA +2 RB) C

CONTOH SOAL
Siklus kerja (duty cycle) menyatakan perbandingan lebar sinyal kondisi tinggi terhadap periode siklus, ditentukan oleh: D = (RA + RB) / (RA + 2RB) Dengan nilai komponen-komponen tersebut maka frekuensi keluaran = 2 kHz dan duty cycle = 0,75. Bentuk sinyal gambar 7-16b. keluaran seperti

Flip flop JK majikan-budak melakukan toggle satu kali setiap siklus masukan.Dengan demikian frekuensinya 1kHz dengan duty cycle 0,5. Penggunaa flip flop tersebut adalah: Untuk peroleh keluaran yang simetris Untuk kendalikan fase awal dari sinyal detak.Dimana operasi komputer dimulai dengan membuat keadaan CLR komplemen menjadi rendah beberapa saat kemudian dibuat tinggi.Dengan demikian flip flop akan direset dan memaksa CLK menjadi rendah.

Go to Register dan Pencacah!