Anda di halaman 1dari 20

ANALISA RANGKAIAN SEKUENSIAL

Hendy Santosa

Analisa Diagram Keadaan Rangkaian Sekuensial


Model diagram keadaan dari rangkaian sekuensial sinkron Diasumsikan keadaan awal 00 Elemen memori diasumsikan negative-edge-triggered-flip-flop 1 dan 2 berubah hanya jika perubahan sinyal clock 0 1 merupakan kombinasi dari x, 1 dan 2

Analisa Diagram Keadaan Rangkaian Sekuensial


Diagram waktu dari rangkaian sekuensial sinkron

Analisa Diagram Logika Rangkaian Sekuensial


Model diagram logika dari rangkaian sekuensial gerbang AND, OR, NOT dan D Flip-flop Positive-edge-triggered D Flip-flop Persamaan logika dari diagram dibawah = = + = = 01101000

Analisa Diagram Logika Rangkaian Sekuensial

Analisa Diagram Logika Rangkaian Sekuensial


Glitch merupakan perubahan sementara keluaran

Diagram Keadaan dan Tabel Keadaan


Untuk D Flip-flop diatas: = keadaan sekarang = masukan merepresentasikan = Dimana: = integer = waktu antara pulsa = = 0 = = = 1 =

Tabel Keadaan
Kondisi awal = = 0 maka = +1 = 0 dan = 0 Kondisi = 0 dan = 1 maka = +1 = 1 dan = 0 Kondisi = 1 dan = 0 maka = +1 = 1 dan = 0 Kondisi = 1 dan = 1 maka = +1 = 1 dan = 1

tabel kosong

tabel transisi keadaan

tabel keadaan

Diagram Keadaan

Tabel Keadaan dari Peta Karnaugh


= Y = Untuk waktu = = .

= = +1

= +1

tabel keadaan

Prosedur Analisa Rangkaian Sekuensial Sinkron


1. Gunakan analisa logika kombinasional untuk menentukan keluaran flip-flop, jika sudah diberikan langsung ke langkah 6 atau 7 2. Buat peta Karnaugh untuk semua kombinasi persamaan logika dari langkah 1 3. Kombinasikan peta Karnaugh untuk semua persamaan masukan flip-flop menjadi satu peta 4. Dengan persamaan karakteristik flip-flop, buatlah peta keadaan selanjutnya 5. Kombinasikan peta keadaan selanjutnya dan peta keluaran menjadi satu peta (biner) 6. Buat diagram keadaan biner dari tabel keadaan biner 7. Gambar diagram waktu yang menunjukkan clock, rangkaian masukan dan keadaan awal 8. Dalam diagram waktu buat masukan dan keadaan flip-flop untuk semua rangkaian masukan yang ada 9. Dalam diagram waktu buat rangkaian keluarannya

Contoh 1
Rangkaian sekuensial sinkron menggunakan T flip-flop = = + = = 01101000

Contoh 1 cont d
Diagram waktu rangkaian sekuensial sinkron menggunakan T flip-flop

Contoh 1 cont d
Penurunan Tabel Keadaan

= 0 = 1

Contoh 1 contd
Penurunan Diagram Keadaan

Contoh 1 cont d
Tabel keadaan dari K-maps

Keluaran K-maps

Eksitas K-maps

Next state

Tabel keadaan

Contoh 2
Rangkaian sekuensial sinkron menggunakan JK flip-flop = 0011110 0 0 1 2 = 10 1 = 2 2 = 1 = 1 = + 1 = 1 2

Contoh 2 cont d
Diagram waktu dan tabel kedaan

Contoh 2 contd
Peta Karnaugh untuk persamaan logika diatas

Contoh 2 cont d
Kombinasi peta Karnaugh kedalam tabel keadaan