UNIVERSIDAD NACIONAL DE INGENIERIA FACULTAD DE INGENIERIA LECTRICA Y ELECTRONICA

MICROLECTRONICA INFORME PREVIO N2

Curso: Microelectrnica.

Cdigo de Curso: EE425

Laboratorio: Informe N2 Alumno: Andrade Tenorio Jherson

Cdigo de Alumno: 20090003I

Escuela Profesional: Ingeniera Electrnica.

Fecha de Presentacin: 12 de octubre del 2013

2) Disear la funcin dada usando el estilo CMOS esttico complementario: Solucin: Diseo del pull-down: Diseo del pull-up:

En la simulacin se observa que el tp max=57pseg.

En la simulacin, consideramos los periodos:

4) Disear la funcin dada usando el estilo DCVLS esttico:

Solucin:

En la simulacin se observa que el tp max=152pseg.

En la simulacin:

6) Disear un sumador completo (S y C) usando el estilo DCVLS dinmico. Hallar la mxima frecuencia (considerar iguales tiempo de precarga/evaluacin). Simular considerando las reglas dadas en clases, para evitar glitches de salida. Solucin

A B S C
0 0 1 1 Se observa de forma inmediata: 0 1 0 1 0 1 1 1 0 0 0 1

Diseo del circuito de C:

El layout:

En lgica dinmica, los cambios de las entradas suceden en precarga (CLK=0), mientras que durante la evaluacin las entradas deben permanecer constantes. Para la simulacin se utilizaron los siguientes periodos para las entradas A, B y el CLK de tal manera que cumplan con lo anteriormente expuesto.

Diseo del circuito de S:

8) Dado el diagrama STICK simplificado, interprete dicho diagrama, dibuje el circuito esquemtico de transistores y obtenga la funcin lgica de salida. Verifique mediante su tabla de funcionamiento.

Solucin: Del diagrama Stick, se dibujan los transistores NMOS y PMOS con sus respectivas conexiones y agrupando de forma adecuada:

El circuito es de lgica esttica complementaria, donde: La red de pull up: La red de pull down: De lo anterior se deduce que la salida F es: En la simulacin se observa que el tp max=44pseg.

En la simulacin: