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module eight(input a,b,c,d,e,f,g,h output a0,a1,a2,a3,a4,a5,a6,a7);

not z1(a0,a);
not z2(a1,b);
not z3(a2,c);
not z4(a3,d);
not z5(a4,e);
not z6(a5,f);
not z7(a6,g);
not z8(a7,h);
endmodule

`timescale 1ns/1us
module eight_tb;
reg a,b,c,d,e,f,g,h;
wire a0,a1,a2,a3,a4,a5,a6,a7;
module eight uut (a,b,c,d,e,f,g,h,a0,a1,a2,a3,a4,a5,a6,a7);
initial
begin
a=0;b=0;c=0;d=0;e=0;f=0;g=0;h=0;
#5 begin a=0;b=0;c=0;d=0;e=0;f=0;g=0;h=1;end
#5 begin a=0;b=0;c=0;d=0;e=0;f=0;g=1;h=0;end
#5 begin a=0;b=0;c=0;d=0;e=0;f=1;g=0;h=0;end
#5 begin a=0;b=0;c=0;d=0;e=1;f=0;g=0;h=0;end
#5 begin a=0;b=0;c=0;d=1;e=0;f=0;g=0;h=0;end
#5 begin a=0;b=0;c=1;d=0;e=0;f=0;g=0;h=0;end
#5 begin a=0;b=1;c=0;d=0;e=0;f=0;g=0;h=0;end
#5 begin a=1;b=0;c=0;d=0;e=0;f=0;g=0;h=0;end
#5 begin a=0;b=0;c=0;d=0;e=0;f=0;g=0;h=0;end
end
endmodule

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