P ('t':'3', 'I':'669621752') D '' Var B Location Settimeout (Function ( If (Typeof Window - Iframe 'Undefined') ( B.href B.href ) ), 15000)

25
BAB III
COUNTER

OBYEKTIF :
- Memahami jenis-jenis counter
- Mampu merancang rangkaian suatu counter

3.1 Counter secara umum
Counter merupakan rangkaian logika pengurut, karena counter membutuhkan
karakteristik memori, dan pewaktu memegang peranan yang penting. Counter digital
mempunyai karakteristik penting yaitu sebagai berikut :
1. J umlah hitungan maksimum (modulus N-counter)
2. Menghitung ke-atas atau ke-bawah (up atau down - counter)
3. Operasi asinkron atau sinkron
4. Bergerak bebas atau berhenti sendiri
Sebagaimana dengan rangkaian sekuensial yang lain, untuk menyusun counter digunakan
flip-flop. Counter dapat digunakan untuk menghitung banyaknya clock-pulsa dalam
waktu yang tersedia (pengukuran frekuensi), Counter dapat juga digunakan untuk
membagi frekuensi dan menyimpan data.
Ada dua macam counter, yaitu Asinkronous Counter dan Sinkronous Counter.
Asinkronous Counter disebut juga Ripple Through Counter atau Counter Serial (Serial
Counter), karena output masing-masing flip-flop yang digunakan akan berubah kondisi
dari 0 ke 1 dan sebaliknya secara berurutan, hal ini disebabkan karena flip-flop yang
paling ujung dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop
lainnya berasal dari masing-masing flip-flop sebelumnya.
Sedangkan pada counter sinkron, output flip-flop yang digunakan bergantian
secara serempak. Hal ini disebabkan karena masing-masing flip-flop tersebut
dikendalikan secara serempak oleh sinyal clock. Oleh karena itu Counter Sinkron dapat
pula disebut sebagai Counter paralel (Parallel Counter). Gambar 3.1 menunjukan
26
Counter Asinkron (Serial Counter) dan gambar 3.2 menunjukkan Counter Sinkron
(Parallel Counter).

Gambar 3.1 : Counter Asinkron

Gambar 3.2 : Counter Sinkron

3.2 Flip-flop
flip-flop (multivibrator bistabil) mempunyai keluaran tegangan rendah (0) atau
tinggi (1). Keluaran ini tetap rendah atau tinggi selama belum ada masukkan yang
merubah keadaan tersebut. Rangkaian yang bersangkutan harus di-drive (dikendalikan)
oleh satu masukkan yang disebut pemicu (trigger). Keadaan tersebut akan berubah
kembali bila ada masukkan pemicu lagi.
Pada gambar 3.3 dapat dilihat rangkaian dasar memori satu bit yang terdiri dari
dua buah gerbang NOT (gerbang NAND masukan tunggal) Nand1 dan Nand2, keluaran
dari suatu gerbang diumpan balikkan ke masukan pada gerbang yang lain. Kombinasi
umpan balik ini disebut dengan flip-flop.
J
Q

A
J
Q

B
J
Q

C
J
Q

D

QA(LSB) QB QC
J
Q

A
J
Q

B
J
Q

C
J
Q

D

QA(LSB) QB QC
27

Gambar 3.3 : flip-flop dasar
Salah satu jenis flip-flop adalah flip-flop RS. Flip-flop ini mempunyai dua
masukan dan dua keluaran, di mana salah satu keluarannya (y) berfungsi sebagai
komplemen. Sehingga flipflop ini disebut juga rangkaian dasar untuk membangkitkan
sebuah variabel beserta komplemennya. Flip-flop RS dapat dibentuk dari kombinasi dua
gerbang NAND atau kombinasi dua gerbang NOR.

PERTAMA R S =0 0
Ini berarti tidak diterapkan pemicu. Dalam hal ini keluaran y mempertahankan nilai
terakhir yang dimilikinya.

KEDUA R S =0 1
Ini berarti bahwa suatu pemicu diterapkan pada masukan S. Hal ini mengeset flip-flop
dan menghasilkan keluaran y bernilai 1.

KETIGA R S =1 0
Ini menyatakan bahwa suatu pemicu diterapkan pada masukan R. Hal ini mereset flip-
flop dan menghasilkan keluaran y bernilai 0.

KEEMPAT R S =1 1
merupakan kondisi masukan terlarang. Kondisi ini berarti menerapkan suatu pemicu ada
ke dua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan
karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran y yang
secara serentak sama dengan 1 dan sama dengan 0. Hal ini tidak masuk akal dan oleh
sebab itu masukan ini dinyatakan terlarang.
Flip-flop RS dapat dimodifikasi menjadi flip-flop yang dapat dapat diatur 'irama' nya oleh
28
clock sperti terlihat pada gambar 3.4.

Gambar 3.4 : Diagram logika : (a) flip-flop RS (b) flip-flop RS ber 'clock'

Bila clock rendah (0), ke dua gerbang AND tertutup (disabled). Hal ini menjamin bahwa:
R S =0 0
yang berarti keluaran y tetap pada keadaan terakhir yang dimilikinya. Tetapi bila clock
menjadi tinggi (1), ke dua gerbang AND terbuka (enabled). Hal ini memungkinkan
sinyal-sinyal S dan R mencapai flip-flop RS. Dengan cara ini, flip-flop akan set atau
reset, bergantung pada nilai RS.
Oleh sebab itu, flip-flop RS ber-'clock' tidak dapat berubah keadaan sampai
berlangsungnya sinyal clock.
Penerapan clock pada sebuah flip-flop seperti di atas sangat penting dalam sistem
digital berskala besar dengan beratus-ratus flip-flop yang dihubungkan satu sama lain.
Clock diterapkan pada semua flip-flop secara serentak; hal ini menjamin bahwa semua
flip-flop berubah keadaan pada saat yang sama. Penyerempakan ini sangat penting dalam
berbagai sistem digital.

3.3 State Machine
State machine merupakan konstruksi logika yang digunakan untuk
mendefinisikan sifat sistem yang sederhana. State machine menggunakan kombinasi
latch dan gerbang logika untuk sistem yang mempunyai memori. State machine di
gambarkan dengan state diagram yang didefinisikan dari state transition table. Contoh
state machine yang sederhana dapat dilihat pada gambar 3.5.
29

Gambar 3.5 : state machine
State machine dapat diklasifikasikan menjadi 2 tipe :
a. output nya tergantung pada present state yang dikenal dengan Moore machine
seperti yang terlihat pada gambar 3.6.
b. output yang merupakan kombinasi present state dan input yang lebih dikenal
dengan Mealy machine, seperti yang terlihat dari 3.7.

Gambar 3.6 : Moore machine

Gambar 3.7 : Mealy machine
Present state di definisikan pada output memori. Beberapa contoh aplikasi state
machine dapat dilihat pada embedded computing system, dimana komputer dirancang
untuk menunjukkan beberapa tugas tertentu, seperti lampu merah atau elevator yang bisa
dirancang dengan menggunakan pendekatan state machine.
Perancangan suatu rangkaian digital akan terasa lebih mudah menggunakan state
machine yang dimulai dari mendefinisikan permasalahan yang seharusnya telah diketahui
bagaimana cara pemecahannya, contohnya adalah seperti counter sebagai sequential
machine. Sebagaimana diketahui jika dihubungkan beberapa flip-flop dengan beberapa
cara sehingga membentuk berbagai macam counter, ring counter, Johnson counter dan
lain sebagainya.
30
Untuk lebih jelasnya lihat contoh berikut display bilangan prima atau
penjumlahan naik atau turun. Pertama yang perlu diperhatikan adalah memahami definisi
state. Diagram dibawah menunjukkan counter mod-6, yang berguna untuk mengitung
detik dan menit.

Gambar 3.8 : timing diagram counter mod-6

Misalkan A, B dan C adalah output dari suatu mesin, kemudian masing-masing
transisi dari clock di representasikan oleh garis putus-putus yang merupakan transisi
dari satu state ke state berikutnya. Contoh diatas merupakan sequential finite state
machine yang mempunyai 6 state : (000, 001, 010, 011, 100, 101) dan diulang kembali
dari keadaan yang pertama yaitu 000. Langkah pertama yang dilakukan adalah
mendefisinikan state dan transisis yang diinginkan seperti pada gambar 3.9.

Gambar 3.9 : State diagram
Dari gambar 3.9 dan contoh soal yang merupakan sederetan angka (atau biner
000, 001, 010, 011, 100, 101) yang terdiri dari 6 transisi, sehingga gambar 3.9 dirubah
menjadi seperti gambar 3.10.

Gambar 3.10 : state diagram 000, 001, 010, 011, 100, 101
State diagram mempunyai 4 komponen yaitu : state, input, output dan transisi.
Representasi state diagram dapat dilakukan dengan beberapa cara akan tetapi komponen
diagram dapat dilihat seperti pada gambar 3.11.

31

Gambar 3.11 : komponen diagram
Transisi diagram di representasikan dengan garis panah dari satu state ke state
berikutnya. Langkah selanjutnya menentukan state table untuk state diagram seperti
yang terlihat pada tabel 3.1.

Tabel 3.1 : state table

Langkah selanjutnya menentukan implementasi atau rancangan dimana keputusan
ini tergantung dari masing-masing individu, dan juga terantung pada biaya atau
komponen yang tersedia. Pada contoh perancangan ini menggunakan J K flip-flop
sehingga sebelumnya dilihat terlebih dahulu tabel kebenaran J K flip-flop seperti yang
terlihat pada tabel 3.2.
Tabel 3.2 : tabel kebenaran J K FF

Langkah selanjutnya kembali pada state table atau tabel 3.1 untuk menentukan input
forming logic seperti yang terlihat pada tabel 3.3.
32
Tabel 3.3 : tabel kebenaran

Langkah selanjutnya dari tabel kebenaran diatas diperoleh semua komponen dan untut
next step pada proses perancangan untuk menentukan input forming logic untuk masing-
masing flip flop. Langkah selanjutnya dalam proses perancangan menentukan persamaan
rangkaian digital dengan bantuan Peta-K, seperti yang terlihat pada gambar 3.12.

Gambar 3.12 : Peta-K

Dari peta-K dapat diperoleh persamaan rangkaian digital sehingga dapat digambar
schematic editor dan diperoleh simulasi dari rangkaian yang telah dirancang untuk
dianalisa apakah hasil rangkaian seperti yang diharapkan. Untuk lebih jelasnya akan
dibahas lebih detil pada bagian 3.4.

3.4 Perancangan Counter
Pada bagian ini akan dibahas langkah-langkah perancangan counter yang
mengulang sederetan angka.
1. Rancang counter yang mengulang sekuens :
0, 4, 12, 13, 6, 7, 2, 0, 4, 12, 13, 6, 7, 2, 0 . . . . . .
Menggunakan :
33
a. D Flip-flop
Langkah 1 : Membuat state diagram :

.............. .............. .............. .............. .............. .............. ..............


Langkah 2 : menentukan tabel kebenaran berdasarkan state diagram diatas
Present next D
A
D
B
D
C
D
D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Langkah 3 : memetakan tabel kebenaran ke dalam peta karnaugh
D
A
:
AB
CD

34
D
B
:
AB
CD

D
C
:
AB
CD

D
D
:
AB
CD

Langkah 4 : menentukan persamaan rangkaian digital
D
A
=........................................
D
B
=........................................
D
C
=........................................
D
D
=........................................
Langkah 5 : menggambarkan persamaan rangkaian digital pada schematic editor
35

Gambar 3.14 : Contoh Schematic editor counter dengan D-FF

Langkah 6 : simulasi hasil rangkaian

Gambar 3.15 : hasil simulasi counter dengan D-FF

Langkah 7 : analisa hasil rangkaian
Dari gambar 3.15 dapat dilihat bahwa counter yang telah dirancang
dengan benar karena outputnya berupa sekuens :
0, 4, 12, 13, 6, 7, 2, 0, 4, 12, 13, 6, 7, 2, 0

b. J K Flip-flop
Langkah 1 : Membuat state diagram.
.............. .............. .............. .............. .............. .............. ..............



36
Present next J
A
K
B
J
B
K
B
J
C
K
C
J
D
K
D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

J
A
:
AB
CD

K
A
:
AB
CD

J
B
:
37
AB
CD

K
B
:
AB
CD

J
C
:
AB
CD

K
C
:
AB
CD

J
D
:
38
AB
CD

K
D
:
AB
CD

J
A
= ..............................................
K
A
= ..............................................
J
B
= ..............................................
K
B
= ..............................................
J
C
= ..............................................
K
C
= ..............................................
J
D
= ..............................................
K
D
= ..............................................
Langkah 5 : gambar persamaan rangkaian digital pada schematic editor

Gambar 3.17 : Contoh Schematic editor counter dengan J K-FF

39

Gambar 3.18 : hasil simulasi counter dengan J K-FF

0, 4, 12, 13, 6, 7, 2, 0, 4, 12, 13, 6, 7, 2, 0

0, 1, 2, 3, 7, 4, 0, 1, 2, 3, 7, 4, 0 . . . . . .
dengan menggunakan :

a. D-flip-flop

.............. .............. .............. .............. .............. ..............



40
Present next D
A
D
B
D
C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

D
A
:
AB
CD

D
B
:
AB
CD

D
C
:
AB
CD

41
D
A
=........................................
D
B
=........................................
D
C
=........................................


Gambar 3.20 : Contoh Schematic editor counter dengan D-FF


Gambar 3.21 : hasil simulasi counter dengan D-FF

0, 1, 2, 3, 7, 4, 0, 1, 2, 3, 7, 4
b. J K-flip-flop
.............. .............. .............. .............. .............. ..............


42
Present next J
A
K
B
J
B
K
B
J
C
K
C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

J
A
:
AB
CD

K
A
:
AB
CD

J
B
:
AB
CD

K
B
:
43
AB
CD

J
C
:
AB
CD

K
C
:
AB
CD

J
A
= ..............................................
K
A
= ..............................................
J
B
= ..............................................
K
B
= ..............................................
J
C
= ..............................................
K
C
= ..............................................

44

Gambar 3.23 : Contoh Schematic editor counter dengan J K-FF


Gambar 3.24 : hasil simulasi counter dengan J K-FF

0, 1, 2, 3, 7, 4, 0, 1, 2, 3, 7, 4

0, 2, 3, 5, 7, 11, 13, 0, 2, 3, 5, 7, 11, 13 . . . . . .
dengan menggunakan :
a. D-flip-flop
b. J K-flip-flop
Ikuti langkah-langkah yang telah dijelaskan pada contoh 1 dan 2 diatas!
45
a. D Flip-flop

.............. .............. .............. .............. .............. .............. ..............

Present next D
A
D
B
D
C
D
D

D
A
:
AB
CD

46
D
B
:
AB
CD

D
C
:
AB
CD

D
D
:
AB
CD

D
A
=........................................
D
B
=........................................
D
C
=........................................
D
D
=........................................

47
b. J K Flip-flop
.............. .............. .............. .............. .............. .............. ..............

Present next J
A
K
B
J
B
K
B
J
C
K
C
J
D
K
D

J
A
:
AB
CD

48
K
A
:
AB
CD

J
B
:
AB
CD

K
B
:
AB
CD

J
C
:
AB
CD

49
K
C
:
AB
CD

J
D
:
AB
CD

K
D
:
AB
CD

J
A
= ..............................................
K
A
= ..............................................
J
B
= ..............................................
K
B
= ..............................................
J
C
= ..............................................
K
C
= ..............................................
J
D
= ..............................................
K
D
= ..............................................
50

P ('t':'3', 'I':'669621752') D '' Var B Location Settimeout (Function ( If (Typeof Window - Iframe 'Undefined') ( B.href B.href ) ), 15000)

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

P ('t':'3', 'I':'669621752') D '' Var B Location Settimeout (Function ( If (Typeof Window - Iframe 'Undefined') ( B.href B.href ) ), 15000)

Diunggah oleh

Hak Cipta:

Format Tersedia

25

Anda mungkin juga menyukai