Modulo Microelectronica Versión1 PDF

UNIVERSIDADNACIONALABIERTAYADISTANCIA UNAD
ESCUELADECIENCIASBSICAS,TECNOLOGAEINGENIERA
CONTENIDODIDCTICODELCUSO:299008MICROELECTRNICA
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA

ESCUELA DE CIENCIAS BSICAS TECNOLOGA E INGENIERA
PROGRAMA DE INGENIERA ELECTRNICA

299008 - MICROELECTRNICA
FAIBER ROBAYO BETANCOURT
(Director Nacional)

PEDRO TORRES SILVA
Acreditador

BOGOT D.C
Julio de 2009

ASPECTOS DE PROPIEDAD INTELECTUAL Y VERSIONAMIENTO

El presente mdulo fue diseado en el ao 2009 por el Ing. Faiber Robayo
Betancourt, tutor de la UNAD, y ubicado en el CEAD de Neiva, el Ing. Robayo es
Ingeniero Electrnico, y maestrante en Ingeniera de Control Industrial, se ha
desempeado como tutor de la UNAD desde el 2005.
Esta es la primera versin del mdulo y se espera continuar
retroalimentndolo constantemente para mejorarlo.
Este mismo ao el Ing. PEDRO TORRES SILVA, Coordinador Nacional de
Cadena de Formacin en Electrnica, Telecomunicaciones y Audio, apoy el
proceso de revisin de estilo del mdulo y dio aportes disciplinares, didcticos y
pedaggicos en el proceso de acreditacin de material didctico desarrollado en el
mes de JULIO de 2009.

INTRODUCCIN
"Losprincipiosdelafsica,comoyoloveo,nohablansobrelaposibilidadde
maniobrarcosas tomoportomo.Estonoesunintentodeviolaralguna
ley;esalgoqueenprincipiosepuedehacer;peroenlaprctica,noseha
hechoporquesomosdemasiadograndes."
RichardFeynman(premioNobeldefsica1959)
El objetivo de este libro es proporcionar una herramienta de ayuda

didctica que permita adquirir los conocimientos bsicos de microelectrnica
necesarios en los estudios de Ingeniera Electrnica, Telecomunicaciones y
Audio. El libro ha sido dimensionado para que su contenido pueda ser impartido
dentro de un ciclo o semestre. No pretende sustituir a otros libros de consulta
ya muy arraigados en el campo de la electrnica, sino resumir los
conocimientos de los dispositivos semiconductores e introducir algunos de
los circuitos monolticos ms significativos que existen en el mercado. El
alumno adquirir un ncleo de conocimientos bsicos con una fuerte
componente prctica que constituirn una base idnea para abordar una futura
especializacin en cualquiera de los campos de la electrnica.

Se parte de la idea de que el estudiante posee los conocimientos previos de
las herramientas de anlisis de circuitos lineales en las asignaturas de
Electromagnetismo y Anlisis de circuitos DC, Anlisis de circuitos AC, Electrnica
Bsica, Amplificadores, Sistemas digitales Bsico, Sistemas Digitales Secuenciales
y CAD para Electrnica y/o Telecomunicaciones, y est familiarizado con los
modelos y comportamiento circuital de los principales dispositivos
electrnicos ms importantes en los cursos mencionados en especial en
Electrnica y Digitales. De esta manera el alumno pierde la idea del dispositivo
como elemento aislado y lo estudia como elemento constitutivo de un circuito
ms complejo y en muchos casos de un sistema integrado.

Este libro ha sido dotado de una estructura y organizacin adecuada que
permita adquirir los conocimientos de forma lgica y ordenada. Para ello, ha sido
dividido en tres Unidades didcticas temas de acuerdo a su contenido. La
Unidad 1. Tecnologa microelectrnica: donde se explicita la historia y las
tendencias futuras en los procesos de fabricacin de circuitos integrados. Se
realiza un reconocimiento de saberes previos en semiconductores, circuitos
NMOS y PMOS, transistores bipolares, dispositivos pasivos, estructuras
lgicas y bloques analgicos bsicos, sistemas digitales. Y se introduce en los
principios bsicos de diseo. Tecnologa para la integracin y los dispositivos
programables.

Unidad 2. Metodologa de diseo: se plantea como se realiza un diseo de
integracin circuital. La utilizacin de software para la implementacin de
diseos y la realizacin de pruebas de los circuitos diseados.

Unidad 3. Utilizacin de dispositivos lgicos programables: se especifican las
estrategias por el diseo de lgica programable y el uso de otros dispositivos,
herramientas y proveedores.

Al final de cada unidad se incluye un conjunto de problemas significativos que
ayudan a la comprensin de los aspectos tericos procurando utilizar valores
prcticos de acuerdo a las especificaciones proporcionadas por el fabricante.
Por ello, el libro incluye adems un apndice con las caractersticas de los
principales dispositivos electrnicos que deben ser utilizadas en la resolucin de
algunos problemas con objeto de adquirir una idea de utilidad prctica de los
valores de los parmetros de los dispositivos.


INDICE DE CONTENIDO
UNIDAD 1............................................................................................................................................ 22
CAPTULO 1: INTRODUCCIN A LA MICROLECTRNICA Y PROCESOS DE
FABRICACIN.................................................................................................................................. 24
LECCIN 1: BREVE HISTRICA SOBRE LA MICROELECTRNICA........................ 24
EL PASADO DE LA ELECTRNICA.......................................................................................... 24
LA ELECTRNICA Y LOS SEMICONDUCTORES ................................................................ 25
LA MICROELECTRNICA Y EL SIGLO XX............................................................................. 26
LECCIN 2: TENDENCIAS FUTURAS....................................................................................... 31
INTRODUCCIN .............................................................................................................................. 31
SMALLER........................................................................................................................................... 31
FASTER, CHEAPER......................................................................................................................... 33
EL LMITE FSICO............................................................................................................................. 34
CONCLUSIONES ............................................................................................................................. 39
AUTOEVALUACIN: ....................................................................................................................... 39
LECCIN 3: PROCESO DE FABRICACIN............................................................................. 40
FABRICACIN DE NMOS Y PMOS.............................................................................................. 40
FABRICACIN DE BJT Y FET ...................................................................................................... 42
MOSFET de empobrecimiento......................................................................................................... 43
AUTOEVALUACIN......................................................................................................................... 45
LECCIN 4: BLOQUES ANALGICOS BSICOS................................................................. 46
AMPLIFICADOR OPERACIONAL IDEAL .................................................................................. 46
COMPORTAMIENTO EN CONTINUA (DC) ............................................................................... 47
COMPORTAMIENTO EN ALTERNA (AC).................................................................................. 47
CONFIGURACIONES...................................................................................................................... 48
Comparador........................................................................................................................................ 48
Seguidor .............................................................................................................................................. 48
Inversor................................................................................................................................................ 49
Integrador ideal .................................................................................................................................. 51
APLICACIONES ............................................................................................................................... 52
ESTRUCTURA.................................................................................................................................. 52
PARMETROS ................................................................................................................................. 54
LIMITACIONES................................................................................................................................. 54
Espejo de corriente........................................................................................................................... 56
AUTOEVALUACIN: ....................................................................................................................... 58
LECCIN 5: REGLAS DE DISEO............................................................................................. 59
INTRODUCCIN............................................................................................................................... 59
PROCESOS DE DISEO................................................................................................................. 62
TCNICAS DE DISEO MICROELECTRNICO....................................................................... 66
AUTOEVALUACIN: ....................................................................................................................... 71
CAPTULO 2: REPASO DE ELECTRONICA DIGITAL.......................................................... 73
INTRODUCCION .............................................................................................................................. 73
LECCIN 1: PUERTAS LOGICAS............................................................................................... 73
PRIMERAS FAMILIAS LGICAS: C. I. CON TRANSISTORES BIPOLARES..................... 75
DESARROLLO DE LAS TECNOLOGAS MOS: FAMILIA CMOS.......................................... 77
PUERTAS LGICAS DE LA FAMILIA CMOS............................................................................ 78
Inversores CMOS............................................................................................................................... 78
Compuerta NAND CMOS................................................................................................................. 79
Compuerta NOR CMOS ................................................................................................................... 80
Compuertas AND Y OR.................................................................................................................... 81
AUTOEVALUACION......................................................................................................................... 81
LECCIN 2: DIAGRAMAS DE TIEMPOS, RETARDOS......................................................... 82
AUTOEVALUACION......................................................................................................................... 83
LECCIN 3: CIRCUITOS COMBINACIONALES..................................................................... 85
CIRCUITOS SUMADORES............................................................................................................. 86
CODIFICADORES Y DECODIFICADORES................................................................................. 88
MULTIPLEXORES Y DEMULTIPLEXORES................................................................................ 93
CIRCUITOS COMPARADORES .................................................................................................... 97
GENERADORES/COMPROBADORES DE PARIDAD.............................................................. 98
AUTOEVALUACION....................................................................................................................... 100
LECCIN 4: CIRCUITOS SECUENCIALES SINCRONOS Y ASINCRONOS Y
MAQUINAS DE ESTADOS FINITO........................................................................................... 101
CIRCUITOS LGICOS SECUENCIALES.................................................................................. 101
CONCEPTOS GENERALES DE LATCHES Y FLIP-FLOPS:................................................. 103
El Flip-Flop S-R (Set-reset) ............................................................................................................ 103
El flip-flop D....................................................................................................................................... 105
El flip-flop J-K.................................................................................................................................... 106
El Flip-Flop T (Toggle) .................................................................................................................... 107
REGISTROS..................................................................................................................................... 108
CONTADORES................................................................................................................................ 109
MAQUINA DE ESTADOS FINITOS ........................................................................................... 111
ESTRUCTURA................................................................................................................................. 111
DISEO DE MAQUINAS DE ESTADO SINCRONIZADAS CON RELOJ..................... 112
AUTOEVALUACION....................................................................................................................... 114
LECCIN 5: RIESGOS O AZARES........................................................................................... 115
AZARES............................................................................................................................................ 115
AUTOEVALUACION....................................................................................................................... 119
CAPTULO 3: TECNOLOGIAS PARA LA INTEGRACION DE CIRCUITOS.................. 120
INTRODUCCION ............................................................................................................................ 120
LECCIN 1: CIRCUITOS INTEGRADOS A MEDIDA (ASIC) DISPOSITIVOS LOGICOS
PROGRAMABLES (PLD) ............................................................................................................. 120
ASIC................................................................................................................................................... 121
DISPOSITIVOS LGICOS PROGRAMABLES......................................................................... 121
Clases de Dispositivos Lgicos Programables........................................................................... 123
Circuitos integrados a medida. .............................................................................................. 123
Matrices de puertas. ................................................................................................................ 124
Clulas normalizadas. ............................................................................................................. 124
FPICs. ................................................................................................................................................ 125
PLDs. ................................................................................................................................................. 125
ASPLDs............................................................................................................................................. 125
FPGAs. .............................................................................................................................................. 126
ARQUITECTURAS DE LOS DISPOSITIVOS LGICOS PROGRAMABLES (PLDS). ..... 127
AUTOEVALUACION....................................................................................................................... 130
LECCIN 2: DISPOSITIVOS LOGICOS PROGRAMABLES AVANZADOS (CPLD Y
FPGA)................................................................................................................................................ 131
CPLD.................................................................................................................................................. 131
Matriz de Interconexiones Programables ........................................................................ 132
Bloques Lgicos................................................................................................................... 132
Las familias MAX340 y MAX5000................................................................................................. 134
Macroceldas.......................................................................................................................... 134
Celda de entrada/salida...................................................................................................... 136
FPGA...................................................................................................................................... 136
Antifuse.............................................................................................................................. 137
SRAM................................................................................................................................. 137
Celdas Lgicas..................................................................................................................... 137
AUTOEVALUACION...................................................................................................................... 140
LECCIN 3: CARACTERISTICAS ESPECIALES.................................................................. 141
Facilidad de diseo....................................................................................................................... 141
Prestaciones ................................................................................................................................... 141
Fiabilidad.......................................................................................................................................... 141
Economa ......................................................................................................................................... 142
Seguridad......................................................................................................................................... 142
Consumo de corriente en los PLDs.......................................................................................... 143
AUTOEVALUACION....................................................................................................................... 144
LECCIN 4: DISPOSITIVOS ANALOGICOS PROGRAMABLES ..................................... 145
EVOLUCIN DE LOS FPAAs ...................................................................................................... 146
AUTOEVALUACION...................................................................................................................... 147
LECCIN 5: FAMILIAS DE DISPOSITIVOS ANALOGICOS .............................................. 148
FPAAs COMERCIALES.................................................................................................................. 148
Circuitos FPAAs de Lattice............................................................................................................. 148
Circuitos FPADs de Zetex .............................................................................................................. 150
Circuitos FPAAs de Anadigm......................................................................................................... 152
AN120E40 y AN220E04 ................................................................................................................. 154
AUTOEVALUACION...................................................................................................................... 155
ACTIVIDADES COMPLEMENTARIAS DE LA UNIDAD 1 .................................................. 156
FUENTES DOCUMENTALES DE LA UNIDAD 1 ...................................................................... 159
UNIDAD 2.......................................................................................................................................... 161
METODOLOGIAS DE DISEO.................................................................................................... 161
CAPTULO 4: METODOLOGIAS DE DISEO ....................................................................... 163
LECCIN 1: NIVELES DE ABSTRACCIN Y REPRESENTACIONES DE UN CIRCUITO
MICROELECTRNICO.................................................................................................................. 163
DIAGRAMA DE LA Y Y PROCEDIMIENTOS INVOLUCRADOS EN EL DISEO........... 165
AUTOEVALUACION....................................................................................................................... 168
LECCIN 2: VARIABLES DE DISEO PARA CADA NIVEL DE ABSTRACCIN........... 169
VARIABLES DE DISEO A NIVEL FSICO............................................................................... 169
VARIABLES DE DISEO A NIVEL ELCTRICO..................................................................... 170
VARIABLES DE DISEO A NIVEL LGICO/MACROMODELO.......................................... 171
VARIABLES DE DISEO A NIVEL DE ARQUITECTURA..................................................... 172
AUTOEVALUACION....................................................................................................................... 173
LECCIN 3: DIAGRAMA DE FLUJO DE DISEO Y HERRAMIENTAS DE AYUDA AL
DISEO............................................................................................................................................. 174
Diseo descendente, diseo ascendente.................................................................................... 174
FLUJO DE DISEO TPICO EN ASICs..................................................................................... 176
AUTOEVALUACION....................................................................................................................... 178
LECCIN 4: EJEMPLO DE DISEO.......................................................................................... 179
AUTOEVALUACION....................................................................................................................... 186
LECCIN 5: COSTES DE LA FASE DE DISEO.................................................................... 187
COSTES DE PERSONAL.............................................................................................................. 187
COSTES DE HERRAMIENTAS DE DISEO............................................................................. 188
COSTES FIJOS ............................................................................................................................... 189
COSTES DE DIFERENTES ALTERNATIVAS DE DISEO DE CIRCUITOS INTEGRADOS
............................................................................................................................................................. 190
Full Custom....................................................................................................................................... 190
Standard Cell .................................................................................................................................... 190
Gate Array......................................................................................................................................... 191
FPGA.................................................................................................................................................. 191
AUTOEVALUCION.......................................................................................................................... 194
CAPTULO 5: LENGUAJES DE DESCRIPCION Y FORMATOS ...................................... 195
INTRODUCCION ............................................................................................................................ 195
LECCIN 1: MODELOS Y SIMULADORES FISICOS ............................................................ 195
MODELOS Y SIMULADORES ELCTRICOS........................................................................... 195
MODELOS Y SIMULADORES LGICOS.................................................................................. 200
AUTOEVALUACION....................................................................................................................... 202
LECCIN 2: VHDL BASICO......................................................................................................... 203
HISTORIA ......................................................................................................................................... 203
CARACTERSTICA PRINCIPALES DE VHDL......................................................................... 205
Modelo de estructura....................................................................................................................... 205
Modelo de concurrencia.................................................................................................................. 206
Modelo de tiempo............................................................................................................................. 208
UNIDADES BSICAS DE DISEO............................................................................................. 210
Declaracin de entidad ................................................................................................................... 211
Arquitectura....................................................................................................................................... 212
Configuracin.................................................................................................................................... 215
Paquetes............................................................................................................................................ 216
Bibliotecas......................................................................................................................................... 217
AUTOEVALUACION....................................................................................................................... 218
LECCIN 3: NIVELES DE DESCRIPCINVHDL................................................................... 219
ETAPAS BSICAS EN EL PROCESO DE DISEO................................................................ 220
Definicin de los requerimientos del diseo................................................................................ 220
Modelado del diseo en VHDL...................................................................................................... 220
Simulacin del Cdigo Fuente....................................................................................................... 221
Sntesis, Optimizacin y Ajuste del diseo.................................................................................. 221
Sntesis .............................................................................................................................................. 221
Optimizacin ..................................................................................................................................... 221
Ajuste ................................................................................................................................................. 221
AUTOEVALUACION....................................................................................................................... 224
LECCIN 4: MODELOS Y SIMULADORES DE ALTO NIVEL.............................................. 225
AUTOMATIZACIN DEL DISEO MICROELECTRNICO................................................... 228
Sntesis de alto nivel........................................................................................................................ 230
AUTOEVALUACION....................................................................................................................... 234
LECCIN 5: HERRAMIENTAS CAD.......................................................................................... 235
ENTORNOS EDA............................................................................................................................ 238
TENDENCIAS FUTURAS EN CAD.............................................................................................. 239
AUTOEVALUACION....................................................................................................................... 240
CAPTULO 6: TEST DE CIRCUITOS INTEGRADOS........................................................... 241
LECCIN 1: VALIDACIN Y PRUEBA DE CIRCUITOS INTEGRADOS......................... 241
PERTURBACIONES EN EL PROCESO DE FABRICACIN DE UN CIRCUITO
INTEGRADO.................................................................................................................................... 242
AUTOEVALUACION...................................................................................................................... 244
LECCIN 2: PROCEDIMIENTO DE TEST............................................................................... 245
AUTOEVALUACION...................................................................................................................... 246
LECCIN 3: DISEO PARA LA PRUEBA (DFT) .................................................................. 247
ASPECTOS DEL DFT ................................................................................................................... 247
Test ad hoc....................................................................................................................................... 248
Test scan-based.............................................................................................................................. 249
AUTOEVALUACION............................................................................................................................. 251
LECCIN 4: DISEO BOUNDARY-SCAN .............................................................................. 252
Built-in Self-Test (BIST) ................................................................................................................ 252
AUTOEVALUACION...................................................................................................................... 254
LECCIN 5: GENERACIN DE PATRONES DE TEST....................................................... 255
Rendimiento del proceso de fabricacin (yield) ...................................................................... 255
Modelos de fallos............................................................................................................................ 256
GENERACIN AUTOMTICA DE VECTORES DE TEST (ATPG) ................................... 258
Simulacin de fallos (fault-grading) ............................................................................................ 259
AUTOEVALUACION...................................................................................................................... 260
UNIDAD 3.......................................................................................................................................... 264
UTILIZACION DE DISPOSITIVOS LOGICOS PROGRAMABLES...................................... 264
CAPTULO 7: DISEO CON LOGICA PROGRAMABLE.................................................... 266
LECCIN 1: FPGAs (FIELD PROGRAMMABLE GATE ARRAY) ..................................... 266
AUTOEVALUACION...................................................................................................................... 269
LECCIN 2: ESTRUCTURA DE FPGAs.................................................................................. 270
AUTOEVALUACION...................................................................................................................... 274
LECCIN 3: NUEVAS INCORPORACIONES A LA ARQUITECTURA BSICA de
FPGAs............................................................................................................................................... 275
Memori a............................................................................................................................................ 275
Bl oques ari tmti cos..................................................................................................................... 275
Mi croprocesadores ...................................................................................................................... 275
Manej o de rel oj es.......................................................................................................................... 276
Entrada-sal i das especfi cas ...................................................................................................... 276
Conversores seri e-paral el o de al ta vel oci dad .................................................................... 276
Faci l i dades de test on-chi p ....................................................................................................... 276
AUTOEVALUACION...................................................................................................................... 276
LECCIN 4: EJEMPLOS DE FPGAs COMERCIALES ........................................................ 277
AUTOEVALUACION...................................................................................................................... 284
LECCIN 5: HERRAMIENTAS DE SOFTWARE (EDA, CAE, CAD) ................................ 285
EVOLUCIN HISTRICA............................................................................................................ 286
HERRAMIENTAS DE ALTO NIVEL........................................................................................... 290
AUTOEVALUACION...................................................................................................................... 291
CAPTULO 8: OTROS DISPOSITIVOS PROGRAMABLES ............................................... 292
LECCIN 1: FPAA (FIELD PROGAMMABLE ANALOG ARRAY) ............................... 292
Evolucin de los FPAAs................................................................................................................ 293
FPAAs Comerciales ....................................................................................................................... 294
AUTOEVALUACION...................................................................................................................... 295
LECCIN 2: FAMILIAS DE FPAAs ........................................................................................... 296
CIRCUITOS FPAAs DE LATTICE.............................................................................................. 296
CIRCUITOS FPADs DE ZETEX.................................................................................................. 297
CIRCUITOS FPAAs DE ANADIGM........................................................................................... 298
AN120E40 y AN220E04................................................................................................................ 301
METODOLOGA DE DISEO USANDO CIRCUITOS FPAAs............................................ 302
AUTOEVALUACION...................................................................................................................... 303
LECCIN 3: PROCESADORES DIGITALES DE SEALES (DSP).................................. 304
INTRODUCCION ............................................................................................................................ 304
QU ES UN DSP?....................................................................................................................... 304
CARACTERSTICAS DE LOS DSP........................................................................................... 306
AUTOEVALUACION...................................................................................................................... 310
LECCIN 4: ARQUITECTURA DE DSPs............................................................................... 311
ORGANIZACIN DE LA MEMORIA.......................................................................................... 311
SEGMENTACIN (PIPELINING) ........................................................................................... 312
CONSUMO....................................................................................................................................... 314
COSTE .............................................................................................................................................. 314
ARQUITECTURAS DE ALTAS PRESTACIONES ................................................................. 315
AUTOEVALUACION...................................................................................................................... 317
LECCIN 5: TIPOS DE DSP, CRITERIOS DE SELECCION Y APLICACIONES ......... 318
TIPOS DE DSPs ............................................................................................................................. 318
SEGN EL TIPO DE ARITMETICA UTILIZADA.................................................................... 318
SEGN EL PARALELISMO DEL DISPOSITIVO................................................................... 319
CRITERIOS DE SELECCIN DE DSPs................................................................................... 320
RANGO DINMICO....................................................................................................................... 321
FAMILIAS DE DSPs MS REPRESENTATIVAS .................................................................. 322
AREAS DE APLICACION ............................................................................................................ 323
EJEMPLO DE APLICACIN......................................................................................................... 324
AUTOEVALUACION...................................................................................................................... 325
CAPTULO 9: OTRAS APLICACIONES................................................................................... 326
LECCIN 1: CASO PRCTICO BASADO EN FPGAS Y SISTEMAS DE TELEFONA
MVIL ............................................................................................................................................... 326
INTRODUCCIN ............................................................................................................................ 326
DESCRIPCIN DEL SISTEMA PROPUESTO........................................................................ 326
IMPLEMENTACIN HARDWARE DEL SISTEMA ................................................................ 328
AUTOEVALUACION...................................................................................................................... 331
LECCIN 2: DESCRIPCION DE SUBMODULOS: UART, CODIFICADOR DE
COMANDOS.................................................................................................................................... 332
SUBMDULO UART................................................................................................................... 332
SUBMDULO CODIFICADOR DE COMANDOS ................................................................ 332
AUTOEVALUACION...................................................................................................................... 334
LECCIN 3: DECODIFICADOR DE COMANDOS, CONVERTIDOR................................ 335
SUBMDULO DECODIFICADOR DE COMANDOS........................................................... 335
SUBMDULO CONVERTIDOR NUMEROS=>CARACTERES ........................................ 335
SUBMDULO CONTROLADOR DE COMUNICACIONES ............................................... 336
SUBMDULO MULTIPLEXOR ................................................................................................ 337
AUTOEVALUACION...................................................................................................................... 337
LECCIN 4: CASO PRCTICO, SISTEMA DE CONTROL DE TEMPERATURA ........ 338
AUTOEVALUACION...................................................................................................................... 342
LECCIN 5: CONTROL DIGITAL DE POSICIN CON ACELEROMETROS
UTILIZANDO FPGAS................................................................................................................... 343
INTRODUCCIN ............................................................................................................................ 343
RECURSOS UTILIZADOS ........................................................................................................... 343
CONTROL DIGITAL ...................................................................................................................... 346
ARQUITECTURA............................................................................................................................ 347
IMPLEMENTACIN....................................................................................................................... 350
CONCLUSIONES ........................................................................................................................... 352
AUTOEVALUACION...................................................................................................................... 352


LISTADO DE TABLAS
Cuadro 1: Evolucin de las reglas de diseo de los circuitos integrados. ........................... 32
Cuadro 2: Evolucin de los chips de Intel en sus diversas caractersticas.[5] ..................... 33
Cuadro 3: Algunas reas tecnolgicas en crecimiento exponencial. [3] .............................. 34
Cuadro 4: Mejor ajuste actual al crecimiento de la microelectrnica. [3] .............................. 35
Cuadro 5: Ventas y computadoras personales estimadas en el mundo................................. 37
Tabla 4.1 Niveles de abstraccin y ejemplos de elementos utilizados en las
representaciones del diseo en las distintas vistas................................................................... 165
Tabla 4.2 Variables a nivel fsico derivadas del proceso de fabricacin................................ 169
Tabla 4.3 Variables de diseo a nivel elctrico. ......................................................................... 170
Tabla 4.4 Variables de diseo a nivel lgico/macromodelo ..................................................... 171
Tabla 4.5 Variables de diseo a nivel de arquitectura............................................................... 172
Tabla 4.6 Prospeccin de mejoras de la velocidad en funcin de estrategias de diseo,
tomando como punto de partida el micro Alpha......................................................................... 180
Tabla 4.7 Caractersticas de implementacin y de la tecnologa para un microprocesador
Alpha de ltima generacin............................................................................................................ 181
Tabla 4.8 Resumen de caracterIsticas de diferentes alternativas de realizacin de un
circuito integrado.............................................................................................................................. 192
Tabla 8.1: Evolucin de los FPAAs ............................................................................................ 294
Tabla 8.2: FPAAs comerciales .................................................................................................... 295
Tabla 8.3 Circuitos FPAAs de la familia IspPAC..................................................................... 297
Tabla 9.1 Ejemplo de comunicacin entre fpga y modem GSM.......................................... 339
Tabla 9.2 Resultados de la implementacin hardware.......................................................... 341
Tabla 9.3. Cambios en los ejes X y Y a 90. ......................................................................... 346
Tabla 9.4. Valores del acelermetro ADXL202E. ................................................................... 350
Tabla 9.5. Caractersticas del contador de control. ................................................................ 350
Tabla 9.6. Caractersticas de servomotor Futaba S3004. .................................................... 351
Tabla 9.7. Valores de inclinacin para las diferentes etapas. ............................................. 351
Tabla 9.8. Porcentaje utilizado del FPGA................................................................................. 352


LISTADO DE GRFICOS Y FIGURAS
Figura 1.1 Microfotografa de un circuito integrado ................................................................. 27
Figura 1.2. Seccin transversal de un transistor MOSFET con canal n................................... 41
Figura 1.3. Amplificador operacional ideal .................................................................................... 46
Figura 1.4. Amplificador comparador ............................................................................................. 48
Figura 1.5. Amplificador seguidor ................................................................................................... 48
Figura 1.6. Amplificador inversor..................................................................................................... 49
Figura 1.7. Amplificador No inversor .............................................................................................. 49
Figura 1.8. Sumador inversor .......................................................................................................... 50
Figura 1.9. Restador.......................................................................................................................... 50
Figura 1.10. Integrador ideal ............................................................................................................ 51
Figura 1.11. Derivador ideal ............................................................................................................. 51
Figura 1.12. Diagrama electrnico del operacional 741........................................................... 53
Figura 1.13. Espejo de corriente.................................................................................................... 56
Figura 1.14. Espejo de corriente implementado con transistores bipolares tipo NPN
usando una resistencia para fijar la intensidad de referencia I
REF
......................... 57
Figura 1.15. Ejemplos de diseos microelectrnicos (a) analgicos y (b) digitales. ............. 60
Figura 1.16.Clasificacin jerrquica de los sistemas digitales. ................................................. 61
Figura 1.17. Pasos del proceso de fabricacin de un circuito CMOS con el proceso de n-
well. ...................................................................................................................................................... 63
Figura 1.18. Reglas de diseo de un proceso CMOS en tecnologa de 0.12 m................. 66
Figura 1.19. Procesos en el flujo de diseo top-down. ............................................................... 67
Figura 1.20. Diferentes pasos del flujo de diseo top-down...................................................... 69
Figura 1.21. Flujo de diseo. ........................................................................................................... 71
Figura 2.1. Propiedades del Algebra de Boole: Tablas y representacin grfica................... 74
Figura 2.2. Puerta NOR RTL........................................................................................................... 75
Figura 2.3. Puerta NAND DTL......................................................................................................... 75
Figura 2.4. Puerta NAND TTL......................................................................................................... 76
Figura 2.5. Inversor CMOS.............................................................................................................. 79
Figura 2.6. Compuerta NAND CMOS............................................................................................ 80
Figura 2.7. Compuerta NOR CMOS............................................................................................... 81
Figura 2.8. Retardos de propagacin en puertas lgicas........................................................... 82
Figura 2.9. Sistema combinacional ................................................................................................ 86
Figura 2.10. Semisumador............................................................................................................... 87
Figura 2.11. Semisumador con AND, OR, INVERSOR.............................................................. 87
Figura 2.12. Sumador completo...................................................................................................... 88
Figura 2.13. Decodificador............................................................................................................... 91
Figura 2.14. Decodificador BCD a 7 segmentos.......................................................................... 92
Figura 2.15. Multiplexor (a) y Demultiplexor (b)........................................................................... 94
Figura 2.16. Multiplexor.................................................................................................................... 96
Figura 2.17. Demultiplexor............................................................................................................... 97
Figura 2.18. Comparador con compuertas ................................................................................... 98
Figura 2.19. Autmata de Mealy................................................................................................... 102
Figura 2.20. Autmata de Moore.................................................................................................. 102
Figura 2.21. Circuitos biestables .................................................................................................. 103
Figura 2.22. Flip Flop SR............................................................................................................... 104
Figura 2.23. Flip Flop D.................................................................................................................. 106
Figura 2.24. Flip Flop JK................................................................................................................ 107
Figura 2.25. Flip Flop T .................................................................................................................. 108
Figura 2.27. Registro de desplazamiento ................................................................................... 109
Figura 2.28. Contadores de modulo N......................................................................................... 110
Figura 2.29. Estructura mquina de estados finitos.................................................................. 111
Figura 2.30. Estructura mquina de Moore................................................................................. 112
Figura 2.31. Imposibilidad de tener transiciones simultneas en ms de una seal digital.
............................................................................................................................................................. 115
Figura 2.32. Ejemplo de azar de funcin..................................................................................... 116
Figura 2.33. Ejemplo de azares lgicos. ..................................................................................... 118
Figura 3.1. Estructuras bsicas de un PLD................................................................................. 122
Figura 3.2. Macrocelda de un GAL22V10................................................................................... 123
Figura 3.3. Estructura tpica de un GAL ...................................................................................... 123
Figura 3.4. Representacin simplificada de una funcin.......................................................... 127
Figura 3.5.Estructura de una PAL ................................................................................................ 128
Figura 3.6.Estructura de una FPLA.............................................................................................. 129
Figura 3.7.Estructura de una PROM............................................................................................ 130
Figura 3.8. Arquitectura Bsica de un CPLD.............................................................................. 131
Figura 3.9. Estructura de un Bloque Lgico en dispositivos de las familias MAX340 y
MAX5000........................................................................................................................................... 133
Figura 3.10. Distribucin de Productos en dispositivos de....................................................... 134
Figura 3.11. Macroceldas de entrada/salida y macroceldas ocultas en dispositivos de la
familia FLASH 370........................................................................................................................... 135
Figura 3.12. Macrocelda de entrada en dispositivos de la familia FLASH 370..................... 136
Figura 3.13. Arquitectura bsica de un FPGA............................................................................ 137
Figura 3.14. Bloque Lgico Configurable de la familia XC4000 de Xilinx, Inc. ..................... 139
Figura 3.15. Modulo Lgico de la familia ACT3 de Actel Corporation.................................... 139
Figura 3.16. Elemento Lgico de la familia APEX20K de Altera Corporation....................... 140
Figura 3.18. Circuito detector de transiciones ............................................................................ 144
Figura 3.19. Diagrama de bloques para un FPAA ..................................................................... 145
Figura 3.20. Diagrama de bloques de un PACblock.................................................................. 149
Figura 3.21. Diagrama esquemtico del TRAC020 ................................................................... 151
Figura 3.22. Diagrama de bloques bsico de un CAB. ............................................................. 152
Figura 3.23. Diagrama de bloques de la matriz del AN10E40................................................. 153
Figura 3.24. Diagrama de bloques de los FPAAs ...................................................................... 154
Figura 4.2. Procedimientos de los que consta el diseo de circuitos y sistemas integrados
............................................................................................................................................................. 168
Figura 4.3. Relacin entre la especificacin y la implementacin de un sistema................. 174
Figura 4.4 a) Estrategia de diseo descendente. b) Estrategia de diseo ascendente ...... 175
Figura 4.5. Flujo bsico de diseo de un ASIC .......................................................................... 177
Figura 4.6. Pasos en el proceso de diseo de un microprocesador Alpha de Compaq...... 179
Figura 4.7. Arquitectura interna de un microprocesador Alpha de ltima generacin......... 182
Figura 4.8. Fotografa del microprocesador de Alpha presentado en la Figura 4.7............. 184
Figura 4.9. Distribucin de los buffers de reloj y anlisis del skew de la seal de reloj para
todo el chip, en un microprocesador Alpha de ltima generacin........................................... 185
Figura 4.10. Ejemplo de tabla de dedicacin de personal a un proyecto .............................. 188
Figura 5.1. Biestable D sincronizado por anco basado en una estructura maestro-esclavo
............................................................................................................................................................. 197
Figura 5.2. Descripcin mediante un lenguaje tipo SPICE del biestable D de Figura 5.1.. 198
Figura 5.3. Resultados de una simulacin temporal para el biestable D de la Fig. 5.1....... 199
Figura 5.4. a) Macromodelo de un amplicador operacional y b) su descripcin en SPICE
............................................................................................................................................................. 199
Figura 5.5. Descripcin lgica de un biestable D incorporando informacin adicional a la
funcin lgica del componente...................................................................................................... 202
Figura 5.6. Modelo de estructura en VHDL................................................................................. 206
Figura 5.7. Modelo de concurrencia en VHDL............................................................................ 207
Figura 5.8. Ciclo de simulacin VHDL.......................................................................................... 209
Figura 5.9. Determinismo en la simulacin VHDL...................................................................... 210
Figura 5.10. Diagrama de la interfaz del semisumador de 2 bits ............................................ 212
Figura 5.11. Programacin mediante VHDL ............................................................................... 223
Figura 5.12. VHDL de un biestable D por flanco de subida 224
Figura 5.13. Descripcin RTL de un multiplicador-acumulador (MAC) .................................. 228
Figura 5.15. Resultados del proceso de sntesis de alto nivel para la resolucin numrica
mediante el mtodo directo de Euler de una ecuacin a) Grafo de ujo de datos , b)
datapath y c) FSM que implementa la unidad de control.......................................................... 233
Figura 5.16. Implementacin alternativa de la ecuacin diferencial con ms recursos y
menor coste temporal...................................................................................................................... 233
Figura 5.17. Organizacin de toda herramienta CAD................................................................ 235
Figura 5.18. Dominio de herramientas CAD en un plano nivel de representacin-funcin de
la herramienta................................................................................................................................... 237
Figura 6.1. Tarjeta-sonda de test de circuitos integrados. ................................................... 245
Figura 6.2. Dispositivos combinacionales y secuenciales bajo test ................................... 247
Figura 6.3. Mejora de la testabilidad por medio de la introduccin de multiplexores .... 249
Figura 6.4. Test serie scan-based .............................................................................................. 250
Figura 6.5. Chequeo de un pipeline usando partial ..251
Figura 6.6. Aproximacin boundary-scan para el chequeo de circuitos impresos.......... 252
Figura 6.7. Formato general de una estructura BIST............................................................. 253
Figura 6.8. LFSR de tres bits y la secuencia que genera..................................................... 253
Figura 6.9. Anlisis de signatura en una lnea de datos de un solo bit.254
Figura 6.10. Puerta simple con fallos anotados ...................................................................... 257
Figura 6.11. Red lgica simple con un fallo sa0 en el nodo U............................................. 259
Figura 7.1. Esquema interno de una FPGA ............................................................................. 266
Figura 7.2. Estructura de un bloque de procesamiento (Basic Logic Element, BLE) y un
Cluster ............................................................................................................................................... 268
Figura 7.3. Relacin interna de reas dentro de un FPGA................................................... 269
Figura 7.4. Interconexiones programables en una FPGA..................................................... 270
Figura 7.5. Estructura de bloques de interconexin y bloques lgicos ............................. 271
Figura 7.6. Punto de interconexin formado por 6 transistores de paso .......................... 271
Figura 7.7. Segmentos de interconexin (Xilinx XC4000) .................................................... 272
Figura 7.8. Detalle de los diferentes tipos de interconexiones............................................ 273
Figura 7.9. Detalle de las interconexiones de una FPGA..................................................... 274
Figura 7.10. Diagrama de bloques del Stratix II ...................................................................... 277
Figura 7.11. Estructura de un LAB del Stratix II ...................................................................... 278
Figura 7.12. Diagrama de un Adaptive Logic Module (ALM) del Stratix II ........................ 278
Figura 7.13. Diferentes configuraciones de un ALM.............................................................. 279
Figura 7.14. Bloque lgico de DSP ............................................................................................ 279
Figura 7.15. Elemento de IO del Stratix II................................................................................. 280
Figura 7.16. Arquitectura jerrquica de una Virtex II ............................................................. 281
Figura 7.17. Configuracin de un Slice de un Virtex II .......................................................... 282
Figura 7.18. Diferentes tipos de slices en el Virtex 4............................................................. 283
Figura 7.19. Virtex 4 vista simplificada de un slice ............................................................... 283
Figura 7.20. Niveles de especificacin de un diseo y los diferentes procesos
involucrados ..................................................................................................................................... 285
Figura 7.21. Proceso tpico de diseo con un HDL................................................................ 289
Figura 8.1. Diagrama de bloques para un FPAA .................................................................... 292
Figura 8.2. Diagrama de bloques de un PACblock................................................................. 296
Figura 8.3. Diagrama esquemtico del TRAC020 .................................................................. 298
Figura 8.4. Diagrama de bloques bsico de un CAB. ............................................................ 299
Figura 8.5. Diagrama de bloques de la matriz del AN10E40 ............................................... 300
Figura 8.6. Diagrama de bloques de los FPAAs301
Figura 8.7. Estructura de un filtrode respuesta impulsional finita (FIR)..............307
Figura 8.8. Representaciones numricas comunes en los DSP comerciales.................. 306
Figura 8.9. (Arriba) Formato de coma flotante IEEE-754; 1 bit de signo, 8 de exponente
y 23 de mantisa. (Abajo) Formato en coma fija; 1 bit de signo y 31 bits significativos . 308
Figura 8.10. (Arriba) Arquitectura Von Neumann. (Abajo) Arquitectura Harvard............ 312
Figura 8.11. Ejecucin de instrucciones sin pipeline ............................................................. 313
Figura 8.12. Procesador que utiliza la tcnica del pipeline .................................................. 313
Figura 8.13. Efecto en la pipeline ante la llegada de una instruccin de salto..314
Figura 8.14. Ncleo de los TMS320C62xx de Texas Instruments316
Figura 8.15 Tipos de DSP segn la aritmtica utilizada ...................................................... 318
Figura 8.16 Tipos de DSP segn el paralelismo del dispositivo ........................................ 320
Figura 8.17 Criterios de seleccin de DSPs ........................................................................... 320
Figura 8.18. Rango dinmico en DSPs .................................................................................... 321
Figura 8.19 Familias de DSPs.................................................................................................... 322
Figura 8.20 Areas de aplicacin de DSPs............................................................................... 323
Figura 8.21. Ejemplo de aplicacin de DSPs.......................................................................... 324
Figura 9.1. Estructura general de la plataforma propuesta .................................................. 328
Figura 9.2. Aspecto final de la plataforma hardware ............................................................ 330
Figura 9.3. Estructura general de la arquitectura hardware diseada............................... 330
Figura 9.4. Estructura hardware detallada en los submdulos VHDL ............ 331
Figura 9.5. Ejemplo de evolucin de las salidas del controlador de temperatura
desarrollado...................................................................................................................................... 339
Figura 9.6. Servomotor.................................................................................................................. 344
Figura 9.7. Posiciones media y extremas del servomotor segn el ancho de pulso de la
seal PWM. ...................................................................................................................................... 344
Figura 9.8. Acelermetro ADXL202E vista superior. ............................................................. 345
Figura 9.9. Arquitectura bsica de un FPGA. .......................................................................... 346
Figura 9.10. Etapas del sistema. ............................................................................................... 347
Figura 9.11. Modulacin DCM del sensor de inclinacin..................................................... 347
Figura 9.12. Representacin de la Cinemtica Directa. ........................................................ 349
Figura 9.13. Rangos de valores del decodificador. ............................................................... 349
Figura 9.14. Recursos implementados del Control Digital por el FPGA. .......................... 351
UNIDAD 1
Nombre de la Unidad
TECNOLOGA MICROELECTRNICA
Introduccin Los sistemas electrnicos que utilizan dispositivos de
potencia, fotnicos o de microondas son normalmente
dispositivos discretos. Por ejemplo, los diodos IMPATT
son utilizados como generadores de microondas, los
lseres como fuentes de radiacin ptica y los tiristores
como conmutadores de potencia. Sin embargo,
monocristalino e interconectado por patrones de
metalizaciones. Los circuitos integrados (CI) tienen
muchas ms ventajas que los discretos
interconectados por cables o pistas metlicas. Estas
ventajas incluyen: la reduccin de efectos parsitos, ya
que en los CI con multinivel de metalizaciones se
reduce enormemente la longitud de las pistas
metlicas; una optimizacin del espacio, ya que los
dispositivos estn fabricados muy juntos; y una
drstica reduccin del coste de fabricacin, porque las
conexiones de los cables de un circuito discreto
requieren mucho tiempo y se producen errores de
conexin.

En este tema se combinan la descripcin de los
procesos bsicos estudiados en cursos anteriores
(Anlisis de circuitos, electrnica bsica y sistemas
digitales) con la fabricacin de los dispositivos activos y
pasivos en un circuito integrado.

Se analizan las principales tecnologas de circuitos
integrados, que estn asociadas con las dos familias de
transistores estudiadas: transistores bipolares (BJT) y
unipolares (MOSFET y MESFET). Finalmente se realiza
una introduccin a los Principales Dispositivos Lgicos
Programables.

Justificacin La microelectrnica es la aplicacin de la ciencia
electrnica a componentes y circuitos de
dimensiones muy pequeas, microscpicas y
hasta de nivel molecular para producir dispositivos
y equipos electrnicos de dimensiones reducidas
pero altamente funcionales.
El estudiante de tecnologa e ingeniera electrnica debe
conocer la importancia que tiene la tecnologa
microelectrnica dentro de la ingeniera, ya que esto le
permitir obtener las bases para disear una solucin que
mejore su desempeo en el campo. En la Unidad 1 se
presentan un breve repaso por los conceptos previos
fundamentales, se conoce el proceso de fabricacin de
circuitos integrados y las diferentes tecnologas de
fabricacin de los mismos.
Mediante el desarrollo de las lecciones propuestas se
pretende entrenar a los estudiantes en los temas tratados
durante la unidad, de tal forma que asimile correctamente
los diversos contenidos y los aplique en su entorno.
Intencionalidades
Formativas
Introducir al estudiante en el campo de la
tecnologa microelectrnica considerando
elementos de electrnica digital vistos en cursos
anteriores para converger en las tecnologas para
la integracin de circuitos integrados
Describir el diseo y la
fabricacin de un circuito integrado y sus
interconexiones.
Identificar las diferentes puertas lgicas desde el
punto de vista de estructura interna diferenciando
sus tecnologas.
Retomar el tema de circuitos combinacionales y
circuitos secuenciales.
Identificar los circuitos a medida ASIC, reconocer
los diferentes Dispositivos Lgicos Programables y
sus caractersticas.

Denominacin de
captulos
Captulo 1: Introduccin a la Microelectrnica y
procesos de fabricacin.
Captulo 2: Repaso de Electrnica Digital.
Captulo 3: Tecnologas para la Integracin
de Circuitos Digitales: Circuitos integrados
a medida (ASIC).


CAPTULO 1: INTRODUCCIN A LA MICROLECTRNICA Y PROCESOS DE
FABRICACIN

LECCIN 1: BREVE HISTRICA SOBRE LA MICROELECTRNICA

EL PASADO DE LA ELECTRNICA

Las primeras observaciones relacionados con los fenmenos elctricos son
del tiempo de la Grecia Antigua (Tales de Mileto, Demcrito, etc...). Sin
embargo, no es hasta el siglo XIX cuando se desarrollan algunas teoras que
explican satisfactoriamente parte de dichos fenmenos. En 1893, Maxwell
reuni las investigaciones en el campo de la electricidad y magnetismo de
grandes cientficos tales como Coulomb, Ampere, Ohm, Gauss, Farad ay, y
public las reglas matemticas que rigen las interacciones electromagnticas.
Aunque Maxwell no reconoce la naturaleza corpuscular de la corriente
elctrica, sus ecuaciones son aplicables incluso despus del
establecimiento de la naturaleza discreta de la carga. La prediccin de la
existencia de ondas electromagnticas y su posibilidad de propagacin en el
espacio constituye muy probablemente la base del posterior desarrollo de las
comunicaciones, y en definitiva, de la Electrnica.

La Electrnica probablemente no se inicia hasta que Lorentz postul en 1895 la
existencia de cargas discretas denominadas electrones. Thompson hall
experimentalmente su existencia dos aos ms tarde y Millikan midi con
precisin la carga del electrn ya entrado el siglo XX. Hasta principios de este
siglo, la Electrnica no empez a tomar cariz tecnolgico. En 1904, Fleming
invent el diodo que denomin vlvula el cual consista en un filamento
caliente, emisor de electrones, situado en el vaco a una corta distancia de una
placa. En funcin de la tensin positiva o negativa de la placa, se produca
paso de corriente en una direccin. Esta vlvula se emple como detector de
seales inalmbricas y vino a sustituir a los detectores de galena utilizados hasta
ese momento, que eran de difcil construccin y precisaban de continuos ajustes
manuales.

Quiz el acontecimiento ms importante en la historia primitiva de la electrnica
tuvo lugar en 1906 cuando De Forest interpuso un tercer electrodo (rejilla) en
una vlvula de Fleming creando el tubo trodo denominado audin. En este
dispositivo, la aplicacin de una pequea tensin a la rejilla produce una alta
variacin de la tensin de la placa; por consiguiente, el audin fue el
primer amplificador de la historia. No obstante, se necesitaron varios aos
para avanzar en el problema de emisin termoinica con objeto de conseguir un
elemento electrnico seguro.

El desarrollo de la electrnica en sta poca est ligado al desarrollo de la radio.
Basados en tubos de vaco se construyen diferentes tipos de circuitos con
aplicacin en las comunicaciones por radio. Con diodos y trodos fueron
diseados los amplificadores en cascada, amplificadores regenerativos,
osciladores, el receptor heterodino, entre otros. Este desarrollo de la
electrnica permiti fundar la primera emisora de radiodifusin, KDKA,
construida en 1920 por la Westinghouse Electric Corporation; en 1924, ya
haba 500 estaciones de radio en Estados Unidos. La evolucin del trodo
dio lugar a tcnicas de calentamiento indirecto del ctodo y a la
introduccin de los tetrodos, pentodos y las ampollas de vidrio en miniatura. En
1938 se encuentra disponible del primer receptor en FM despus que
Armstrong en 1933 desarroll la modulacin en frecuencia. La televisin en
blanco y negro surgi en 1930 y la de color alrededor de la mitad de este siglo.

LA ELECTRNICA Y LOS SEMICONDUCTORES

La verdadera revolucin tecnolgica de la Electrnica surge con la invencin de
los dispositivos basados en semiconductores, y ms en concreto, con la
invencin del transistor. Los primeros trabajos sobre semiconductores fueron
comenzados por Hall en 1879 sobre el efecto que lleva su nombre. Los
primeros rectificadores de unin metal-semiconductor se estudian entre 1920 y
1930, y es en 1938 cuando Shottky y Mott realizan separadamente un estudio
sistemtico sobre las propiedades de estos dispositivos, proponiendo la primera
teora del espacio de carga. En esta poca, se realizan muchos estudios
sobre semiconductores y se perfeccionan las tcnicas de crecimiento de
cristales. En 1943, se obtiene la primera unin P-N sobre cristal nico de silicio.

En 1947, se presionaron dos sondas de hilo de oro prximas entre s sobre
una superficie de un cristal de germanio. Brattain y Bardeen se dieron cuenta
que era un dispositivo amplificador naciendo as el primer amplificador de
estado slido (en forma de transistor de contacto). Sin embargo, era un
transistor deficiente, de poca amplitud de banda y mucho ruido, donde
adems los parmetros diferan ampliamente de uno a otro dispositivo.
Shockley propuso el transistor de unin para mejorar las caractersticas del
transistor de punta de contacto, y complet su teora de funcionamiento. El
nuevo dispositivo tena portadores de ambas polaridades operando
simultneamente: eran dispositivos bipolares. En 1956, Bardeen, Brattain y
Shockley recibieron el premio Nobel de fsica por sus investigaciones.

El transistor no poda ser eficiente hasta que no se dispusiese de cristales
simples extraordinariamente puros. Bell Laboratories lograron formar cristales
simples de germanio y silicio con impurezas muy por debajo de una parte en
mil millones, y a partir de aqu, fue posible controlar el proceso de dopado de
los semiconductores. Los primeros transistores de crecimiento fueron
construidos en 1950, y un ao despus, ya se fabricaban
comercialmente por RCA, Westinghouse, General Electric y Western Electric. En
esta poca, los componentes de estado slido desplazaron virtualmente a las
vlvulas en casi todas las aplicaciones, tanto militares como comerciales.

La idea inicial de construir un circuito completo de estado slido en un bloque
semiconductor fue propuesta por Dummer en 1952. No obstante, en 1958 Kilby,
poco despus de incorporarse a la Texas Instrument, concibi la idea de un
monoltico, es decir, construir un circuito completo en germanio o silicio. El primer
circuito integrado fue un oscilador por rotacin de fase que se construy
empleando como material base el germanio, y sobre l, se formaban
resistencias, condensadores y transistores, utilizando cables de oro para unir
estos componentes. Simultneamente, Noyce, de Fairchild Semiconductor, tuvo
tambin la idea de un circuito monoltico en el que aisl mediante diodos p-n
los distintos dispositivos, desarroll la fabricacin de resistencias e
interconect los diferentes dispositivos mediante metal vaporizado. No
obstante, el primer transistor de difusin moderno fue creado por Hoerni de
Fairchild en 1958 empleando tcnicas fotolitogrficas y utilizando los procesos de
difusin antes desarrollados por Noyce y Moore. La clave de la fabricacin de
circuitos integrados reside en el transistor planar y la posibilidad de
fabricacin en masa. En 1961, Fairchild y Texas Instrument introdujeron
comercialmente los circuitos integrados.

Otro dispositivo que intervino en el avance espectacular de la Electrnica, aunque
su desarrollo fue posterior al del transistor debido a problemas tecnolgicos, es
el transistor de efecto de campo. Antes de la invencin de este transistor,
numerosos investigadores ya haban estudiado la variacin de conductividad de
un slido debido a la aplicacin de un campo elctrico. El transistor de unin
de efecto de campo fue propuesto por Shockley en 1951, aunque problemas
tecnolgicos para lograr una superficie estable retrasaron su realizacin fsica.
Estos problemas fueron solucionados al desarrollarse el proceso planar y la
pasivacin de la superficie con xido de
silicio (SiO
2
). En 1960, Kahng y Atalla,
de Bell Laboratories, anunciaron el primer transistor de efecto de campo
de
puerta aislada. En 1962, Hofstein y Heiman emplearon la nueva tecnologa
MOS para fabricar un circuito integrado con ms de mil elementos activos. El
nuevo dispositivo MOS presentaba diversas ventajas sobre transistores
bipolares y sentaba la base para el desarrollo de la alta escala de integracin.

LA MICROELECTRNICA Y EL SIGLO XX

Las tcnicas de integracin de circuitos se beneficiaron de los avances
tecnolgicos. Los procesos de implantacin inica y litografa permitieron
realizar lneas de conexin en la oblea de silicio con anchuras del orden de
micras. Adems, el avance en las tecnologas de integracin introdujeron los

circuitos PMOS y CMOS, con unas caractersticas de tiempos de
propagacin y potencia consumida cada vez mejores. La eficiencia, velocidad
y produccin han mejorado continuamente en los transistores de unin y efecto
de campo, a la vez que el tamao y el costo se ha reducido considerablemente.
En poco tiempo, se pas de construir elementos discretos a sistemas integrados
con ms de un milln de transistores en una sola pastilla. La evolucin ha sido
espectacular: as, en 1951 se fabricaron los primeros transistores discretos, en
1960 se construyeron los primeros circuitos monolticos con 100 componentes,
en 1966 estos circuitos alcanzaron 1000 componentes, en 1969 se lleg a
10000, y actualmente se estn fabricando circuitos integrados con varios millones
de transistores.

Figura 1.1 Microfotografa de un circuito integrado

En un principio, los circuitos desarrollados para aplicaciones de comunicacin
utilizando tubos de vaco, fueron construidos con transistores discretos. Sin
embargo, los investigadores de los aos 60 se dieron cuenta que estos
mismos circuitos no eran transplantables directamente a circuitos integrados y
que era preciso disear estructuras nuevas. Esto potenci el desarrollo de
nuevas estructuras tales como las fuentes de polarizacin desarrolladas por
Widlar y a la introduccin del primer amplificador operacional comercial (A702).
En 1968, los laboratorios de Fairchild presentan el popular amplificador
operacional compensado internamente A741. Otros circuitos analgicos de
esta poca son los comparadores, reguladores de tensin, los PLL
monolticos, convertidores analgica-digital, etc...

La revolucin microelectrnica introdujo una nueva industria: la computacin.
Esta industria surgi por la gran expansin que se produce en el campo de la
electrnica digital. En 1960, Noyce y Norman introdujeron la primera familia

lgica semiconductora, lgica resistencia-transistor (RTL), que sirvi de base para
la construccin de los primeros circuitos integrados digitales. Seguidamente,
en 1961, apareci la familia de acoplo directo (DCTL), y un ao ms tarde la
lgica diodo transistor (DTL). En 1964, Texas Instrument presenta la lgica
transistor-transistor (TTL), y la serie de circuitos integrados digitales 54/74 que
han permanecido activos hasta hace poco. Motorola, en 1962 introduce la
lgica de emisores acoplados (ECL) de alta velocidad y en 1968 con sta
misma lgica logra tiempos de retraso del orden del nanosegundo. En
contrapartida, en 1970 se lanza la serie TTL en tecnologa Shottky y en 1975
aparece la serie TTL Shottky de baja potencia con tiempos de retraso muy
prximos a la ECL. En 1972, apareci la familia lgica de inyeccin integrada
(IIL) cuya principal caracterstica es su alta densidad de empaquetamiento.

La electrnica digital tiene su mxima expansin con las familias lgicas
basadas en el transistor MOS, debido a que su proceso de fabricacin es ms
sencillo, permite mayor escala de integracin y los consumos de potencia son
ms reducidos. Estas caractersticas ha dado lugar que la tecnologa MOS
desplace a la bipolar en la mayor parte de las aplicaciones. El proceso de
miniaturizacin en tecnologa MOS se encuentra por debajo de 1 micra
aproximndose rpidamente a su lmite fsico. Esto ha permitido que se puedan
realizar circuitos integrados que incorporan millones de dispositivos.

En la dcada de los ochenta se introducen los circuitos digitales BiCMOS que
ofrecen conjuntamente el bajo consumo de la tecnologa CMOS y la velocidad
de las familias bipolares a costa de una mayor complejidad y coste del
proceso de fabricacin. Tambin se desarrollan circuitos de alta velocidad
basados en el GaAs con retrasos del orden de decenas de picosegundos.
Existen muchas expectativas en el desarrollo de esta tecnologa aunque
problemas de fabricacin no permiten actualmente alcanzar la escala de
integracin que se logra con el silicio.

Paralelamente, se desarrollan teoras matemticas para anlisis y diseo
de sistemas electrnicos. Particularmente, el espectacular desarrollo de las
computadoras digitales se debe en gran parte a los avances conseguidos en
la Teora de Conmutacin, que establece modelos matemticos para los
circuitos digitales, transformando los problemas de diseo y verificacin
en tcnicas matemticas muy algoritmizadas e independientes en gran
medida de los dispositivos fsicos. El desarrollo de la Teora de Conmutacin
puede decirse que empieza con los trabajos de Shannon en 1938, en los que
aplica el lgebra de Boole al anlisis de circuitos relevadores. El lgebra de
Boole fue desarrollado en 1854 como una concreccin matemtica de las leyes
de la lgica de predicados estudiada por los filsofos de la poca. La
Teora de Conmutacin se extiende principalmente a circuitos combinacionales
hasta que, a mediados de la dcada de los cincuenta, los trabajos de Huffman
y de Moore desarrollan la teora de los circuitos secuenciales. El carcter

algortmico de las tcnicas de diseo las hace especialmente aptas para su
resolucin mediante computador, con lo que ste se convierte as en
herramienta bsica para el desarrollo de sistemas digitales en general y de
nuevos computadores ms potentes y sofisticados en particular.

El ms significativo avance de la electrnica digital es la introduccin en 1971 del
microprocesador, debido a la necesidad de producir un circuito estndar de
propsito general y gran flexibilidad que sirviera para las calculadoras y fuera
apto a otras muchas aplicaciones. En 1971, Intel introdujo en el mercado el
microprocesador de cuatro bits conocido como el modelo 4004. Era una
CPU completa monoltica con 45 instrucciones en tecnologa PMOS con 2300
transistores. El xito del procesador fue inmediato y su amplia difusin supuso el
comienzo de una autntica revolucin industrial. Dos aos posteriores a la
presentacin del primer procesador, Intel desarrolla el microprocesador de 8
bits 8008 con una velocidad de 50000 instrucciones por segundo. Este
continuo desarrollo de los microprocesadores ha permitido en la actualidad
construir procesadores de 32 bits con altas velocidades de procesado. La
evolucin de los microprocesadores es actualmente muy rpida, con creciente
implantacin en los procesos de automatizacin industrial, robtica,
instrumentacin inteligente, y en los elementos de sociedad de consumo,
automviles, electrodomsticos, etc. La introduccin de microprocesadores ms
potentes ha marcado un rpido desarrollo de los microcomputadores y
computadores personales, y su implantacin es cada vez ms importante en
el mbito de automatizacin de oficinas e industria, comunicaciones y redes
informticas.

AUTOEVALUACIN:

1. Podemos afirmar que tanto el desarrollo de la lmpara
incandescente de T. A. Edisson y el Audin de Forest dieron inicio a
los principios de amplificacin de una seal anloga? Sustentar su
respuesta.

2. El siglo XIX se reconoce por las explicaciones cientficas de los
fenmenos elctricos que fueron observados en la antigua Grecia.
Realice una breve descripcin de cada uno de ellos.

3. Se presume que la electrnica inicia en 1895 cuando Lorenz realiza
un postulado. Cual fue este postulado?

4. Defina el concepto de semiconductor?

5. Porque el transistor es un semiconductor?

6. El proceso de miniaturizacin en tecnologa MOS se encuentra por
debajo de 1 micra aproximndose rpidamente a su lmite fsico.
Esto quiere decir?

7. Defina: RTL, DCTL, DTL. TTL, ECL y TTL Shottky de baja
potencia.
LECCIN 2: TENDENCIAS FUTURAS

INTRODUCCIN
7

La informtica se desarroll bajo una divisa implcita: ms pequeo, ms
rpido, ms barato (smaller, faster, cheaper
8
). Estas tres palabras al mismo
tiempo describan el acontecer y expresaban el deseo de la industria. Eran
similares a la divisa que el barn Pierre de Coubertin haba elegido para los
juegos olmpicos modernos, una terna de palabras latinas que describan la
misma idea para caracterizarlos: altius, citius, fortius (ms alto, ms rpido,
ms fuerte).

Hoy sabemos que la finalidad ltima de la revolucin informtica es la
construccin de lo que se ha llamado la Sociedad de la Informacin, una nueva
manera de relacionarnos entre nosotros y con la naturaleza, asistidos a cada
paso por las mquinas informticas para reducir al mnimo los procesamientos
algortmicos de la informacin y liberar as la mxima capacidad creadora de la
actividad humana.

Es, por lo tanto, una pregunta central de nuestro tiempo intentar responder
cundo ocurrir esta Sociedad de la Informacin.

SMALLER

En el comienzo de la electrnica lo primero que se advirti fue que cada vez
los circuitos eran ms pequeos. La trada comenz en smaller.

La microelectrnica comenz en 1961 con los circuitos integrados. En 1965
Gordon Moore adverta el crecimiento exponencial de la cantidad de
transistores de los circuitos. En un artculo en la revista Electronics publicaba
la idea primera de lo que hoy conocemos la ley de Gordon Moore. En este
entonces era director de Fairchild Semiconductor Corporation, una empresa
que forjara los primeros comienzos de la microelectrnica
9
.

7
http://www.itapebi.com.uy/pdfs/1cni.PDF

8
Este artculo fue preparado para el Primer Congreso Nacional de Informtica,
Montevideo, 1997. Fue publicado en 1999 por la Oficina de Apuntes del CECEA como
Perspectivas y tendencias de la Informtica en el Uruguay.

9
Moore relat muchas veces esta historia. Una las ltimas versiones se encuentra en
una entrevista en Business Week, 23jun97, p. 66.
Moore tena tres datos: saba la fecha del primer transistor plano sobre silicio;
los primeros circuitos integrados, en 1961, tenan solamente 4 transistores y
observaba que en el presente es decir
1965 haban alcanzado la enorme suma de 200 transistores. De all peg un
salto al vaco y adelant que la densidad de transistores pareca duplicarse
cada ao. Gordon Moore sera consecuente con esta idea y se convertira en
uno de los pioneros del smaller, faster, cheaper: pocos aos despus fundara
Intel Corporation y liderara la revolucin de los microprocesadores y las
memorias electrnicas. En 1975, con la experiencia acumulada por Intel,
analiz la tendencia de nuevo y se declar que el nmero de transistores se
duplicaba cada dos aos. La cifra generalmente aceptada actualmente es
intermedia: cada 18 meses se duplica el nmero de transistores de los chips.

La Ley de Gordon Moore y algunas otras leyes relacionadas establecen que
los diferentes parmetros fsicos de los circuitos electrnicos integrados crecen
en forma exponencial en el tiempo. Estas leyes son tpicas leyes empricas
acerca de las cuales no existe mayor fundamentacin terica. Desde el
momento de su formulacin hasta el presente han sufridos algunas
modificaciones no substanciales en los valores de sus parmetros, pero su
validez ha permanecido esencialmente no cuestionada.

El nmero de transistores de un chip depende en forma crtica de las
dimensiones del transistor y de los dems elementos geomtricos empleados.
El tamao del chip no incide demasiado porque no se puede aumentar en
forma importante el tamao del trozo de silicio empleado. En la jerga tcnica
este problema se conoce como las reglas de diseo. El mosaico que forma el
chip emplea elementos que tienen un cierto tamao tpico. Este mdulo es
conocido como la regla de diseo empleada. El Cuadro 1 se presenta
algunas cifras.

Cuadro 1: Evolucin de las reglas de diseo de los circuitos integrados.

fecha

reglas de diseo ref.

1970

20 micras

[ 1 ]

1975

10 micras

[ 1 ]

1978

4,5 micras

[ 1 ]

1980

2 a 3 micras

[ 1 ]

1996

0,35 micras

[ 5 ]

1997

0,25 micras

[ 5 ]

1999

0,18 micras

[ 5 ]

Vale la pena sealar al pasar, como dato curioso porque no tiene importancia
de ningn tipo, que las dimensiones de las clulas son del orden de la micra.
Esto quiere decir que los transistores de las computadoras personales de la
dcada del 80 ya haban alcanzado dimensiones biolgicas.

FASTER, CHEAPER

Una consecuencia no detectada desde el principio, pero relacionada
ntimamente con los procesos fsicos que ocurran en el transistor, fue que la
miniaturizacin implicaba un aumento de velocidad del procesamiento. En la
medida que las distancias a recorrer dentro del silicio por los lentos portadores
de carga eran cada vez menores, los transistores podan trabajar cada vez a
mayor velocidad. En el Cuadro 2 se presenta la historia de los procesadores de
Intel y alguna especulacin acerca del futuro.

Cuadro 2: Evolucin de los chips de Intel en sus diversas caractersticas.[5]

chip

lanzamiento precio transistores MIPS

4004

11/71

200

2,3 K

0.06

8008

4/72

300

3,5 K

0.06

8080

4/74

300

6 K

0.6

8086

6/78

360

29 K

0.3

8088

6/79

360

29 K

0.3

286

2/82

360

134 K

0.9

386

10/85

299

275 K

5

486

4/89

950

1,2 M

20

Pentium

3/93

878

3,1 M

100

Pentium pro

5/95

974

5,5 M

300

786 ?

1997

1000

8 M

500

886 ?

2000

1000

15 M

1.000

1286 ?

2011

?

1 G

100.000

Se puede comprobar claramente que faster es una consecuencia de smaller.
Ms adelante regresaremos sobre este punto. En cambio cheaper no es
verdadero en forma literal.

Los precios de los procesadores hasta el 486 se mantuvieron esencialmente
constantes. En el momento de su lanzamiento costaron siempre alrededor de
300 dlares. Esta situacin se modific en forma notable con la llegada del
486. Se lanza un nuevo chip a la venta cuando es econmicamente viable, por
esta razn su precio es esencialmente constante. Esta situacin parece
cambiar a partir de la enorme difusin de la computadora Wintel con el
procesador 486. Sin duda existieron cambios en la estrategia comercial y es
posible que la situacin de virtual monopolio de Intel sea la responsable del
aumento de precios. Es claro que los analistas de mercado no prevn una
disminucin de precios para el futuro.

Intel sostiene que es cada vez ms costoso montar una fbrica de
semiconductores, cada nueva generacin duplica su costo [4], y es probable
que tenga razn, no obstante lo cual es opinin personal de este autor que la
verdadera razn del aumento de precios y de las enormes ganancias de Intel
en los ltimos aos se debe a la situacin de monopolio
10
.

Es claro, sin embargo, que existe una disminucin de precio en el sentido de
que lo mismo cuesta exponencialmente cada vez menos. Nuevamente aqu
la tercera palabra es consecuencia de las otras dos. Ms pequeo significa
ms rpido, ms rpido (a precios esencialmente constantes) significa ms
barato.

EL LMITE FSICO

Todo lo presentado nos lleva de la mano a que la revolucin electrnica
depende crucialmente de la capacidad para fabricar transistores cada vez ms
pequeos. Pero este proceso tiene un lmite: la estructura atmica del silicio.
De seguir las tendencias actuales, tarde o temprano se tropezar con lmites
fsicos que de tendrn el proceso u obligarn a una nueva y revolucionaria
tecnologa. Es interesante analizar cundo ocurrirn estos fenmenos.

Lewis [3] presenta cifras ajustadas de las diferentes exponenciales
relacionadas con la Ley de Gordon Moore. Tal como fuera originalmente
formulada, la ecuacin de la forma:

k B
t

donde k y B son constantes empricas y t es el tiempo en aos. En el Cuadro 3
se presentan algunas constantes empricas para diversos sectores industriales
de avanzada.

Cuadro 3: Algunas reas tecnolgicas en crecimiento exponencial. [3]

rea de actividad

B

comentarios

Manufactura de aviones 1,1

mejora de caractersticas

Ley de Gordon Moore

1,48 versin original

Ley de Gordon Moore

1,56 mejor ajuste actual

10
A pesar de la reconocida lnea econmica liberal de Business Week, nunca ha
sugerido esta interpretacin al fenmeno.

Comunicaciones 1,78 Megabits por segundo por
Km.

Resulta claro de estas cifras que la electrnica es una de las ramas que ms
ha crecido en la historia de la humanidad si la comparamos, por ejemplo, con
otra rea de crecimiento vertiginoso como es la aviacin. Sin embargo, las
cifras empricas muestran lo que es conocido por dems que las
comunicaciones crecen todava ms que la electrnica.

En el Cuadro 4 se presentan los coeficientes empricos actuales para el
crecimiento de la velocidad de procesamiento y del nmero de transistores de
los chips. Es interesante observar que la velocidad crece ms que la cantidad
de transistores, lo cual evidencia las mejoras de las tcnicas de diseo de los
procesadores por mayor empleo del paralelismo interno.

Cuadro 4: Mejor ajuste actual al crecimiento de la microelectrnica. [3]

rea de actividad

B

k

crecimiento de los MIPS 1,56 0,002374
crecimiento del nmero de
transistores

1,37

1,492

Si aceptamos que estas ecuaciones empricas representan la tendencia
histrica de la microelectrnica, ahora ser sencillo investigar cuando
plausiblemente se llegar a los lmites fsicos de fabricacin de nuevos chips.

Aplicando la Ley de Gordon Moore con las cifras del Cuadro 4 en el 2006 se
llegar a un transistor por tomo de silicio. Es claro que las tendencias
actuales predicen entonces una corta vida a la actual frentica revolucin de la
microlectrnica. Este resultado sorprendente contrasto con otra prediccin
alentadora. Si suponemos que el chip ltimo que se puede fabricar en silicio es
capaz de realizar una operacin, a la velocidad de la luz (el lmite fsico) entre
dos tomos del cristal, esto conduce a 3x10
11
MIPS y este lmite se
alcanzara, segn la ecuacin emprica, ms all del 2020. Esto significa que el
chip ltimo se encuentra, posiblemente, a menos de una dcada del presente.

Es interesante observar que el problema no se soluciona cambiando el silicio
por otro material: las propiedades de los cristales son muy parecidas entre s,
otro semiconductor no cambiar nada esencial en estos lmites fsicos.

Muchos autores ya han advertido de este problema de los lmites fsicos de los
transistores. Keys [2] sostiene que al acercarse las reglas de diseo a 100
ngstroms (0,01 micras) empiezan los efectos cunticos. El lmite de
laboratorio posiblemente est en 30 ngstroms (0,003 micras) y se llegar a

estos lmites hacia el 2003. Otros autores sostienen que el proceso ser ms
lento y que recin en el 2010 se llegar a 0,1 micras
11
. Su propuesta de nueva
tecnologa consiste en reemplazar los transistores por islotes atmicos de 20
nanometros de largo (0,02 micras) que contienen unos 60 tomos de silicio de
largo, porque todava no se manifiestan en forma molesta las propiedades
cunticas. Algunos van ms lejos, en la Universidad de Minnesota anunciaron
recientemente la posibilidad de almacenar un nico electrn por vez [7] y esto
permitira llevar muy lejos el lmite fsico de aplicacin de la ley de Gordon
Moore.

Cualquiera sea la posicin adoptada, parece existir acuerdo en los comienzos
del siglo XXI algo muy trascendente ocurrir con la microelectrnica y no es
claro que se puede continuar al ritmo en que se vena. Al detenerse el smaller
es de esperar consecuencias importantes para el cheaper y el faster.

La respuesta clsica al agotarse las posibilidades de chips ms densos es
emplear, en forma masiva, el paralelismo. Este problema fue estudiado desde
varias dcadas atrs, en particular por Gene Amdahl, el diseado de la IBM
/360. Por acumulacin de procesadores pueden crearse mquinas ms
potentes a partir un chip dado, pero este mecanismo tiene algunas sorpresas:

El lmite del paralelismo de mquinas se encuentra en la velocidad de
comunicacin de los buses internos de los chips. Los MIPS se
encuentran limitados por los lmites fsicos de la comunicacin y stos,
por la velocidad de la luz.
A los chips les est ocurriendo otro fenmeno: la complejidad de la
interconexin. Cada vez ms la superficie del chip est destinada a
interconectar transistores [6]. Este fenmeno que se manifiesta a nivel
de chips tambin ser notorio en las placas y por este lado tambin hay
una limitacin importante.
El paralelismo cambia la ecuacin de cheaper. Hasta hoy, lo mismo
costaba menos en forma exponencial. Al depender del paralelismo,
desaparece este efecto. Se llega al lmite de costo y, en adelante, ms
capacidad de procesamiento significar un costo proporcional.

Estas consideraciones muestran que parece estarse llegando al borde del
smaller, faster, cheaper.

11
Gary A. Franzier, de Texas Instruments, advierte que posiblemente se trabaje en esta
fecha con reglas menores y se estar al borde cuntico. Indica que ser necesaria una nueva
tecnologa. Business W eek, 1jul96, p. 53.
Cundo ocurrir el futuro?

Cuadro 5: Ventas y computadoras personales estimadas en el mundo.

ao parque ventas en
1995

14

45

1996

18

59

1997

24

77

1998

31

100

1999

41

130

2000

53

169

2001

69

219

2002

90

285

2003

1173

371

2004

1525

482

2005

1983

626

2006

2578

814

2007

3351

1058

2008

4357

1376

2009

5664

1789

2010

7363

2325

El punto ms interesante en el Cuadro 5 es la observacin que hacia mediados
de la dcada siguiente, de mantenerse las tendencias actuales, existir una
computadora personal cada dos habitantes del planeta. Este es un hecho
sumamente significativo que merece ser analizado con cuidado.

Las cifras del Cuadro 5 suponen que las tendencias actuales, es decir las que
se han mantenido a lo largo de toda la revolucin de la microelectrnica, las
que predice la ley de Gordon Moore, se conservarn en los prximos diez
aos. Todo el mundo parece estar de acuerdo con esta hiptesis, ningn
analista espera un cambio importante en el futuro prximo. No obstante esto,
en general no se realiza una proyeccin de este tipo. Examinemos entonces la
proyeccin en sus diferentes hiptesis de futuro.

La primera hiptesis consiste en suponer que las tendencias histricas se
mantienen. En este caso, la Sociedad de la Informacin habr llegado hacia
el 2005. El nmero de computadoras personales ser comparable al de
televisores o telfonos. Todos los habitantes del planeta tendr acceso a un
medio informtico y todo ocurre tal cual lo predicen los augures de la
modernidad. La propuesta reciente de las Network Computers apunta, sin
duda, en esta direccin. Sin embargo hay algunas dificultades, entre ellas:

Esta situacin no parece econmicamente viable. Una computadora cada
dos habitantes supone que este nivel de informatizacin ha llegado a la
India, a China y tambin a los pases pauprrimos del Tercer Mundo.
No parece posible educar a la poblacin planetaria para el uso cotidiano
de las computadoras personales. En la mayora de los pases del planeta
la informtica no ha llegado a los niveles escolares pero los habitantes
del 2005 ya estn llegando a la escuela.
No parece posible que la economa asimile este volumen de
computadoras. Si bien los procesos de automatizacin avanzan a toda
velocidad, provocan un desempleo creciente. El convertir a la
computadora personal en el reemplazo universal del papel, de los
medios de trabajo, de los medios de entretenimiento y de los medios de
comunicacin (condicin que parece indispensable para llegar a los
volmenes considerados) parece estar lejos de lo que sucede hoy en
da. No parece posible que suceda en una dcada.

Las consideraciones anteriores sugieren que la tendencia histrica de
evolucin de las computadoras no se podr mantener en el futuro prximo. En
el presente las 200 millones de computadoras personales significan solamente
del orden del 4% de la poblacin mundial. Por cierto que estn muy
desigualmente repartidas:

Usualmente se acepta que Estados Unidos tiene el 40% de las
computadoras del mundo. Esto supone al da de hoy unas 80 millones de
computadoras personales lo cual es una computadora cada 3 habitantes
aproximadamente. Esto significa que ya se ha llegado all casi a los
niveles de saturacin.
Japn posee un 10% de las computadoras del mundo y estas 20
millones de computadoras con una cada 6 habitantes.
Tambin se acepta que Europa tiene el 30% de las computadoras del
Mundo. Esto supone hoy en da unas 60 millones de computadoras, tal
vez una cada 10 habitantes. Como se ve, el 20% restante, unas 40
millones de computadoras, estn en el resto del planeta y es este sector
el que difcilmente pueda seguir el ritmo de crecimiento del pasado.

Este anlisis significa que hay grandes cambios en el futuro inmediato de la
computacin. Lo ms importante tiene que ver con el cambio de velocidad del
mercado. Si no se puede continuar vendiendo a la enorme velocidad que se
venda en el pasado, entonces el ritmo de la ley de Gordon Moore debe
cambiar, no ya por acercarse a posibles lmites fsicos sino por razones
econmicas. Est implcito en esta ley que se contina invirtiendo al ritmo que
corresponde. Pero todo parece indicar que en algn momento se invertir en el
desarrollo de un chip que no se vender al ritmo esperado. Este es el momento
en que el cheaper condiciona al smaller.

Tal como se mencion antes, cada nuevo chip exige una inversin doble del
anterior. Esta inversin debe ser amortizada con la venta de los chips. Si el
ritmo de venta decrece, el tiempo de amortizacin aumentar y por lo tanto, la
velocidad de cambio disminuir. Con las cifras que hemos manejado, en unos
pocos aos la industria de las computadoras deber frenarse en su ritmo de
crecimiento y, por lo tanto, cambiar mucho el estilo smaller, faster, cheaper.
Ocurrir entonces el cierre de la trada, al fracasar el cheaper, se frenar el
smaller y todo cambiar. Tal vez el aumento de precios de los ltimos chips
son una seal de que este proceso ya ha comenzado.

CONCLUSIONES

Si las hiptesis del presente artculo son correctas, asistiremos en la prxima
dcada a profundos cambios en el mercado de la computacin. Posiblemente
algunos gigantes de hoy desaparezcan maana. Posiblemente el ritmo
vertiginoso de crecimiento que ha ocurrido en el pasado se detenga y la
industria de la computacin adquiera el mismo ritmo de innovacin que
cualquiera de las industrias de electrodomsticos. Esto har que cambie todo:
la necesidad de profesionales, la educacin y hasta la manera de disear los
productos.

La Sociedad de la Informacin deber esperar por la economa por la
imposibilidad de penetrar los mercados de los pases pobres al ritmo del
presente. Tal vez esta sea la ms importante y feliz de las consecuencias
dentro de este panorama poco alentador que parece avizorase.

AUTOEVALUACIN:

1. La frase: ms pequeo, ms rpido, ms barato, en el sentido
estricto de este curso se refiere a?

2. Que significa el Limite Fsico?

3. Una de las consecuencias en el rpido desarrollo de la electrnica es
la gran demanda de computadores personales. Investigue las cifras
actuales sobre PC por poblacin y aplique la Ley de Gordon Moore y
explique se es posible el resultado dado para el ao 2015.

4. Que son Islotes atmicos?

5. Que es un Angstroms?
LECCIN 3: PROCESO DE FABRICACIN

El objetivo de la presente leccin es presentar el proceso de fabricacin de
circuitos integrados CMOS de forma que se comprenda la finalidad de cada
una de las etapas del proceso y, a la vez, se profundice en la comprensin
de la estructura de los transistores MOS y en la manera de conectarlos para
formar circuitos digitales.

La integracin CMOS consiste en formar zonas semiconductoras N y P y
la zona de xido de puerta con polisilicio encima de ella e interconectar los
diversos transistores entre s y con la fuente de alimentacin, todas estas
conexiones mediante lneas de metal (aluminio).

Las regiones citadas no se encuentran en el mismo plano sino en pisos
sucesivos: las difusiones penetran en la oblea semiconductora, el xido de
puerta y el polisilicio se elevan sobre ella y el metal circula por encima de todo
el conjunto. Sendas capas de xido separan los transistores entre s y al metal
de todo lo que tiene debajo, salvo en los puntos en que debe establecer
conexin.

Pero, adems, las difusiones N requieren un substrato P que es el dopado
propio de la oblea, mientras que las difusiones P precisan de substrato N
que habr que formarlo previamente sobre la oblea P: los pozos. El substrato
P debe estar polarizado a la tensin ms negativa y los pozos N a la ms
positiva, en ambos casos con la finalidad de que las uniones difusin-substrato
queden aisladas, en polarizacin inversa.

Por ello, en la superficie de la oblea, separados por xido denominado
de campo, tendremos los transistores y los contactos de polarizacin de los
substratos; al conjunto de todos ellos (transistores y polarizaciones) les
denominamos zonas activas.

FABRICACIN DE NMOS Y PMOS

El transistor MOSFET es la estructura actualmente ms utilizada en la tecnologa
microelectrnica VLSI. Varias razones explican esta preeminencia. Primero es una
estructura autoaislada elctricamente no siendo necesario fabricar islas de
material aisladas por uniones. Este hecho permite colocar transistores MOS juntos
en el chip con el consiguiente ahorro de espacio y de pasos de proceso. Segundo,
puede ser fabricado en el substrato sin la necesidad de crecer costosas capas
epitaxiales. Sin embargo cada vez se usan ms las epitaxias para mejorar las
caractersticas de funcionamiento de los dispositivos MOS. Finalmente es un
dispositivo de alta impedancia por lo que su consumo de potencia es bajo. A
continuacin describiremos el proceso de fabricacin de una estructura MOS
bsica: el transistor NMOS. Mencionar que continuamente aparecen
modificaciones de esta estructura para diversas aplicaciones o mejora de
caractersticas.

El NMOS (Negative-channel Metal-Oxide Semiconductor) es un tipo de
semiconductor que se carga negativamente de modo que los transistores se
enciendan o apaguen con el movimiento de los electrones. En contraste, los
PMOS (Positive-channel MOS) funcionan moviendo las valencias de electrones. El
NMOS es ms veloz que el PMOS, pero tambin es ms costosa su fabricacin.
Actualmente es el tipo de tecnologa que ms se usa en la fabricacin de circuitos
integrados.

La figura 1.2 muestra el corte transversal de un MOSFET con canal n. Se observa
la estructura n (fuente/zona roja) p (puerta/zona azul)) n (drenado/zona roja) tpica
de un transistor. La aplicacin de tensin al electrodo puerta (zona amarilla)
provocar una inversin superficial bajo el xido de puerta (zona azul bajo puerta)
creando un canal n que pondr en contacto fuente y drenado (zonas rojas). (Field
Effect Transistor FET).

Figura 1.2. Seccin transversal de un transistor MOSFET con canal n

El proceso de fabricacin de este dispositivo sera el siguiente.

1) Se parte de un substrato de silicio monocristalino tipo p de una resistividad 5
W .cm y orientado segn una direccin <100>

2) Se crece mediante oxidacin trmica una capa de SiO2 de 500 A de espesor
seguido de una deposicin de nitruro de silicio de 1000 A

3) El rea activa del dispositivo es definida mediante fotolitografa crendose un
canal de parada por implantacin de boro a travs del xido/nitruro

4) Se elimina el nitruro no protegido por la fotoresina y el wafer es introducido en
un horno de oxidacin con el objetivo de crecer el xido de campo (Field Oxide,
FOX, 0.5-1 m m) y realizar la distribucin del boro.
5) La capa xido/nitruro es eliminada de la zona activa y a continuacin se crece el
xido de puerta de algunos centenares de ngstrom de espesor. En la tecnologa
punta actual el espesor de este xido de silicio es de solo decenas de angstroms.
Para ajustar la tensin umbral, tensin puerta-fuente por encima de la cual se
produce el canal n y el dispositivo conduce, se implanta la dosis de iones
adecuada en el canal

6) Se crece el polisilicio del electrodo puerta, zona amarilla en la figura, el cual es
fuertemente dopado mediante difusin o implantacin de fsforo hasta conseguir
una resistencia de hoja de 20-30 W /. Con el objetivo de reducir la resistencia
del electrodo de puerta hasta 1 W / se utilizan los siliciuros ya explicados
anteriormente.

7) Una vez definida mediante fotolitografa el electrodo puerta se crean la fuente y
el drenado, zonas n+ rojas en la figura, mediante implantacin de arsnico, 30
keV 10
16
cm
-2
, utilizando como mscara el electrodo puerta

8) Deposicin de una capa de PSG mediante CVD y posterior tratamiento trmico
para conseguir una topografa suave

9) Proceso fotolitogrfico de apertura de ventanas para contactos e
interconexiones.

10) Deposicin de capa de aluminio mediante sputtering y proceso fotolitogrfico
para la definicin de contactos e interconexiones en la capa metlica. El contacto
al electrodo puerta se realiza fuera de la zona activa del dispositivo para evitar
posibles daos a la capa delgada de xido de puerta.

En este proceso NMOS hay seis operaciones de crecimiento de pelcula, cuatro
pasos de fotolitografa, tres implantaciones inicas y cuatro operaciones de ataque
ahorrndose dos operaciones de fotolitografa y un proceso de implantacin en
comparacin con el proceso bipolar bsico.

FABRICACIN DE BJT Y FET

El transistor de efecto campo (Field-Effect Transistor o FET, en ingls) es en
realidad una familia de transistores que se basan en el campo elctrico para
controlar la conductividad de un "canal" en un material semiconductor. Los FET,
como todos los transistores, pueden plantearse como resistencias controladas por
voltaje.

La mayora de los FET estn hechos usando las tcnicas de procesado de
semiconductores habituales, empleando la oblea monocristalina semiconductora
como la regin activa o canal. La regin activa de los TFTs (thin-film transistores, o
transistores de pelcula fina), por otra parte, es una pelcula que se deposita sobre
un sustrato (usualmente vidrio, puesto que la principal aplicacin de los TFTs es
como pantallas de cristal lquido o LCDs).

Los transistores de efecto de campo o FET ms conocidos son los JFET (Junction
Field Effect Transistor), MOSFET (Metal-Oxide-Semiconductor FET) y MISFET
(Metal-Insulator-Semiconductor FET).

Tienen tres terminales, denominadas puerta (gate), drenador (drain) y fuente
(source). La puerta es el terminal equivalente a la base del BJT. El transistor de
efecto de campo se comporta como un interruptor controlado por tensin, donde el
voltaje aplicado a la puerta permite hacer que fluya o no corriente entre drenador y
fuente.

El funcionamiento del transistor de efecto de campo es distinto al del BJT. En los
MOSFET, la puerta no absorbe corriente en absoluto, frente a los BJT, donde la
corriente que atraviesa la base, pese a ser pequea en comparacin con la que
circula por las otras terminales, no siempre puede ser despreciada. Los MOSFET,
adems, presentan un comportamiento capacitivo muy acusado que hay que tener
en cuenta para el anlisis y diseo de circuitos.

As como los transistores bipolares se dividen en NPN y PNP, los de efecto de
campo o FET son tambin de dos tipos: canal n y canal p, dependiendo de si la
aplicacin de una tensin positiva en la puerta pone al transistor en estado de
conduccin o no conduccin, respectivamente. Los transistores de efecto de
campo MOS son usados extenssimamente en electrnica digital, y son el
componente fundamental de los circuitos integrados o chips digitales.

En esta seccin, se considera el FET de metal xido semiconductor (MOSFET).
Este FET se construye con la terminal de compuerta aislada del canal con el
dielctrico dixido de silicio (SiO
2
), y ya sea en modo de empobrecimiento o bien
de enriquecimiento. Estos dos tipos se definen y consideran en las siguientes
secciones.

MOSFET de empobrecimiento

El MOSFET de empobrecimiento se construye con un canal fsico construido entre
el drenaje y la fuente. Como resultado de ello, existe una i
D
entre drenaje y fuente
cuando se aplica una tensin, v
DS
.

El MOSFET de empobrecimiento de canal n se establece en un sustrato p, que es
silicio contaminado de tipo p. Las regiones contaminadas de tipo n de la fuente y el
drenaje forman conexiones de baja resistencia entre los extremos del canal n y los
contactos de aluminio de la fuente (S) y el drenaje (D). Se hace crecer una capa
de SiO
2
, que es un aislante, en la parte superior del canal n. Se deposita una capa
de aluminio sobre el aislante de SiO
2
para formar el material de compuerta (G). El
desempeo del MOSFET de empobrecimiento, es similar al del JFET. El JFET se
controla por la unin pn entre la compuerta y el extremo de drenaje del canal. No
existe dicha unin en el MOSFET enriquecimiento, y la capa de SiO
2
acta como
aislante. Para el MOSFET de canal n, una v
GS
negativa saca los electrones de la
regin del canal, empobrecindolo. Cuando v
GS
alcanza V
P
, el canal se estrangula.
Los valores positivos de v
GS
aumentan el tamao del canal, dando por resultado
un aumento en la corriente de drenaje. MOSFET de enriquecimiento

El MOSFET de enriquecimiento difiere del MOSFET de empobrecimiento en que
no tiene la capa delgada de material n sino que requiere de una tensin positiva
entre la compuerta y la fuente para establecer un canal. Este canal se forma por la
accin de una tensin positiva compuerta a fuente, v
GS
, que atrae electrones de la
regin de sustrato ubicada entre el drenaje y la compuerta contaminados de tipo n.
Una v
GS
positiva provoca que los electrones se acumulen en la superficie inferior
de la capa de oxido. Cuando la tensin alcanza el valor de umbral, V
T
, han sido
atrados a esta regin los electrones suficientes para que se comporte como canal
n conductor. No habr una corriente apreciable i
D
hasta que v
GS
excede V
T
.

La corriente de drenaje en saturacin se puede calcular de la ecuacin:

El transistor de unin bipolar (del ingls Bipolar Junction Transistor, o sus siglas
BJT) es un dispositivo electrnico de estado slido consistente en dos uniones
PN muy cercanas entre s, que permite controlar el paso de la corriente a travs
de sus terminales. Los transistores bipolares se usan generalmente en electrnica
analgica. Tambin en algunas aplicaciones de electrnica digital como la
tecnologa TTL o BICMOS. Un transistor de unin bipolar est formado por dos
Uniones PN en un solo cristal semiconductor, separados por una regin muy
estrecha. De esta manera quedan formadas tres regiones:

Emisor, que se diferencia de las otras dos por estar fuertemente dopada,
comportndose como un metal.
Base, la intermedia, muy estrecha, que separa el emisor del colector.
Colector, de extensin mucho mayor.

La tcnica de fabricacin ms comn es la deposicin epitaxial. En su
funcionamiento normal, la unin base-emisor est polarizada en directa, mientras
que la base-colector en inversa. Los portadores de carga emitidos por el emisor
atraviesan la base, que por ser muy angosta, hay poca recombinacin de


portadores, y la mayora pasa al colector. El transistor posee tres estados de
operacin: estado de corte, estado de saturacin y estado de actividad.

AUTOEVALUACIN:

1. Defina cada paso de fabricacin de circuitos integrados.

2. Que es un MOSFET de empobrecimiento?

3. Que es un MOSFET de enriquecimiento?

4. Defina que es la tcnica de deposicin epitaxial.

5. Que es la tecnologa BICMOS?
LECCIN 4: BLOQUES ANALGICOS BSICOS

AMPLIFICADOR OPERACIONAL IDEAL

Circuito Integrado Analgico de uso universal (no de aplicacin especfica) .
Se emplea como bloque funcional para facilitar el diseo de circuitos
electrnicos analgicos. Un amplificador operacional (A.O., habitualmente
llamado op-amp) es un circuito electrnico (normalmente se presenta como
circuito integrado) que tiene dos entradas y una salida. La salida es la
diferencia de las dos entradas multiplicada por un factor (G) (ganancia):

Vout = G(V
+
V
)

El primer amplificador operacional monoltico data de los aos 1960, era el
Fairchild A702 (1964), diseado por Bob Widlar. Le sigui el Fairchild A709
(1965), tambin de Widlar, y que constituy un gran xito comercial. Ms tarde
sera sustituido por el popular Fairchild A741 (1968), de David Fullagar, y
fabricado por numerosas empresas, basado en tecnologa bipolar. Originalmente
los A.O. se empleaban para operaciones matemticas (suma, resta, multiplicacin,
divisin, integracin, derivacin, etc) en calculadoras analgicas. De ah su
nombre.

El A.O. ideal tiene una ganancia infinita, una impedancia de entrada infinita, un
ancho de banda tambin infinito, una impedancia de salida nula, un tiempo de
respuesta nulo y ningn ruido. Como la impedancia de entrada es infinita tambin
se dice que las corrientes de entrada son cero.

El smbolo de un MONOLITICO es el mostrado en la siguiente figura:

Figura 1.3. Amplificador operacional ideal

Los terminales son:

V
+
: entrada no inversora
V
-
: entrada inversora
V
OUT
: salida
V
S+
: alimentacin positiva
V
S-
: alimentacin negativa
Las terminales de alimentacin pueden recibir diferentes nombres, por ejemplo en
los A.O. basados en FET V
DD
y V
SS
respectivamente. Para los basados en BJT
son V
CC
y V
EE
. Normalmente los pines de alimentacin son omitidos en los
diagramas elctricos por claridad.

COMPORTAMIENTO EN CONTINUA (DC)
Lazo abierto
Si no existe realimentacin la salida del A.O. ser la resta de sus dos entradas
multiplicada por un factor. Este factor suele ser del orden de 100.000 (que se
considerar infinito en clculos con el componente ideal). Por lo tanto si la
diferencia entre las dos tensiones es de 1V la salida debera ser 100.000V. Debido
a la limitacin que supone no poder entregar ms tensin de la que hay en la
alimentacin, el A.O. estar saturado si se da este caso. Si la tensin ms alta es
la aplicada a la patilla + la salida ser la que corresponde a la alimentacin V
S+
,
mientras que si la tensin ms alta es la del pin - la salida ser la alimentacin V
S-
.

Lazo cerrado

Se conoce como lazo a la realimentacin en un circuito. Aqu se supondr
realimentacin negativa. Para conocer el funcionamiento de esta configuracin se
parte de las tensiones en las dos entradas exactamente iguales, se supone que la
tensin en la patilla + sube y, por tanto, la tensin en la salida tambin se eleva.
Como existe la realimentacin entre la salida y la patilla -, la tensin en esta patilla
tambin se eleva, por tanto la diferencia entre las dos entradas se reduce,
disminuyndose tambin la salida. Este proceso pronto se estabiliza, y se tiene
que la salida es la necesaria para mantener las dos entradas, idealmente, con el
mismo valor.
Siempre que hay realimentacin negativa se aplican estas dos aproximaciones
para analizar el circuito:

V
+
= V
-

I
+
= I
-
= 0

COMPORTAMIENTO EN ALTERNA (AC)

En principio la ganancia calculada para continua puede ser aplicada para alterna,
pero a partir de ciertas frecuencias aparecen limitaciones. (Ver seccin de
limitaciones)

Un ejemplo de amplificador operacional es el 741op

Anlisis
Para analizar un circuito en el que haya A.O. puede usarse cualquier mtodo, pero
uno habitual es:
1. Comprobar si tiene realimentacin negativa
2. Si tiene realimentacin negativa se pueden aplicar las reglas del
apartado anterior
3. Definir las corrientes en cada una de las ramas del circuito
4. Aplicar el mtodo de los nodos en todos los nodos del circuito excepto
en los de salida de los amplificadores (porque en principio no se puede
saber la corriente que sale de ellos)
5. Aplicando las reglas del apartado 2 resolver las ecuaciones para
despejar la tensin en los nodos donde no se conozca.

CONFIGURACIONES

Comparador

Figura 1.4. Amplificador comparador

Esta es una aplicacin sin la realimentacin. Compara entre las dos
entradas y saca una salida en funcin de qu entrada sea mayor. Se
puede usar para adaptar niveles lgicos.

Seguidor

Es aquel circuito que proporciona a la salida la misma tensin que a la
entrada

Figura 1.5. Amplificador seguidor

Se usa como un buffer, para eliminar efectos de carga o para adaptar
impedancias (conectar un dispositivo con gran impedancia a otro con
baja impedancia y viceversa)
Como la tensin en las dos patillas de entradas es igual: V
out
= V
in

Z
in
=
Inversor

Figura 1.6. Amplificador inversor

Se denomina inversor ya que la seal de salida es igual a la seal de entrada (en
forma) pero con la fase invertida 180 grados.

El anlisis de este circuito es el siguiente:
o V
+
= V
-
= 0
o Definiendo corrientes: y de aqu se
despeja
o

Para el resto de circuitos el anlisis es similar.
Z
in
= R
in

Por lo cual podemos controlar la impedancia de entrada mediante la eleccin de
R
1

Esta configuracin es una de las ms importantes, porque gracias a esta
configuracin, se puede elaborar otras configuraciones, como la configuracin del
derivador, integrador, sumador.

No inversor

Figura 1.7. Amplificador No inversor

Como observamos, el voltaje de entrada, ingresa por el pin positivo, pero como
conocemos que la ganancia del amplificador operacional es muy grande, el voltaje
en el pin positivo es igual al voltaje en el pin negativo, conociendo el voltaje en el
pin negativo podemos calcular, la relacin que existe entre el voltaje de salida con
el voltaje de entrada haciendo uso de un pequeo divisor de tensin.

Zin =

Sumador inversor

Figura 1.8. Sumador inversor

La salida est invertida
Para resistencias independientes R
1
, R
2
,... R
n

o

La expresin se simplifica bastante si se usan resistencias del mismo
valor
Impedancias de entrada: Z
n
= R
n

Restador

Figura 1.9. Restador

Para resistencias independientes R
1
,R
2
,R
3
,R
4
:
o

Igual que antes esta expresin puede simplificarse con resistencias
iguales
La impedancia diferencial entre dos entradas es Z
in
= R
1
+ R
2

Integrador ideal

Figura 1.10. Integrador ideal

Integra e invierte la seal (V
in
y V
out
son funciones dependientes del
tiempo)

o V
inicial
es la tensin de salida en el origen de tiempos

Nota: El integrador no se usa en la prctica de forma discreta ya que cualquier
seal pequea de DC en la entrada puede ser acumulada en el capacitor hasta
saturarlo por completo. Este circuito se usa de forma combinada en sistemas
retroalimentados que son modelos basados en variables de estado (valores que
definen el estado actual del sistema) donde el integrador conserva una variable de
estado en el voltaje de su capacitor.

Derivador ideal

Figura 1.11. Derivador ideal

Deriva e invierte la seal respecto al tiempo

Este circuito tambin se usa como filtro

NOTA: Es un circuito que no se utiliza en la prctica porque no es estable, esto se
debe a que al amplificar ms las seales de alta frecuencia se termina
amplificando el ruido por mucho.

Otros
Osciladores, como el puente de Wien
Convertidores carga-tensin
Convertidores corriente-tensin
Filtros activos
Girador permite construir convertidores de inmitancias (empleando un
condensador simular un inductor, por ejemplo)

APLICACIONES

Calculadoras analgicas
Filtros
Preamplificadores y buffers de audio y video
Reguladores
Conversores
Evitar el efecto de carga
Adaptadores de niveles (por ejemplo CMOS y TTL)

ESTRUCTURA

Aunque es usual presentar al A.O. como una caja negra con caractersticas
ideales es importante entender la forma en que funciona, de esta forma se podr
entender mejor las limitaciones que presenta.
Los diseos varan entre cada fabricante y cada producto, pero todos los A.O.
tienen bsicamente la misma estructura interna, que consiste en tres etapas:
1. Amplificador diferencial: es la etapa de entrada que proporciona una
baja amplificacin del ruido y gran impedancia de entrada. Suelen tener
una salida diferencial.
2. Amplificador de tensin: proporciona una ganancia de tensin.
3. Amplificador de salida: proporciona la capacidad de suministrar la
corriente necesaria, tiene una baja impedancia de salida y, usualmente,
proteccin frente a cortocircuitos.

Ejemplo del 741

Figura 1.12. Diagrama electrnico del operacional 741.

En el diagrama se destaca en azul el amplificador diferencial. ste es el
responsable de que las corrientes de entrada no sean cero, pero si respecto a las
de los colectores (Ntese como a pesar de aproximar las corrientes de entrada a
0, si stas realmente fueran 0 el circuito no funcionara). La impedancia de entrada
es de unos 2M. Las etapas en rojo son espejos de corriente. El superior de la
izquierda sirve para poder soportar grandes tensiones en modo comn en la
entrada. El superior de la derecha proporciona una corriente a la circuitera de
salida para mantener la tensin. El inferior tiene una baja corriente de colector
debido a las resistencias de 5k. Se usa como conexin de gran impedancia a la
alimentacin negativa para poder tener una tensin de referencia sin que haya
efecto de carga en el circuito de entrada. Los pines llamados Offset null son
usados para eliminar las tensiones de offset que pueda haber en el circuito. La
etapa de ganancia en tensin es NPN.

La seccin verde es un desplazador de tensin. Esto proporciona una cada de
tensin constante sin importar la alimentacin. En el ejemplo 1V. Esto sirve para
prevenir la distorsin. El condensador se usa como parte de un filtro paso bajo
para reducir la frecuencia y prevenir que el A.O oscile. La salida en celeste es un
amplificador PNP seguidor con emisor push-pull. El rango de la tensin de salida
es de un voltio menos a la alimentacin, la tensin colector-emisor de los
transistores de salida nunca puede ser totalmente cero. Las resistencias de salida
hacen que la corriente de salida est limitada a unos 25mA. La resistencia de
salida no es cero, pero con realimentacin negativa se aproxima.

PARMETROS

Ganancia en lazo abierto. Indica la ganancia de tensin en ausencia de
realimentacin. Se puede expresar en unidades naturales (V/V, V/mV) o
logartmicas (dB). Son valores habituales 100.000 a 1.000.000 V/V.
Tensin en modo comn. Es el valor medio de tensin aplicado a ambas
entradas del operacional.
Tensin de Offset. Es la diferencia de tensin, aplicada a travs de
resistencias iguales, entre las entradas de un operacional que hace que
su salida tome el valor cero.
Corriente de Offset. Es la diferencia de corriente entre las dos entradas
del operacional que hace que su salida tome el valor cero.
Margen de entrada diferencial. Es la mayor diferencia de tensin entre
las entradas del operacional que mantienen el dispositivo dentro de las
especificaciones.
Corrientes de polarizacin (Bias) de entrada. Corriente media que
circula por las entradas del operacional en ausencia de seal
Slew rate. Es la relacin entre la variacin de la tensin de salida
mxima respecto de la variacin del tiempo. Se mide en V/ s, kV/s o
similares.
Relacin de Rechazo en Modo Comn (RRMC,o CMRR en sus siglas en
ingls). Relacin entre la ganancia en modo diferencial y la ganancia en
modo comn.

LIMITACIONES

Saturacin

Un A.O.L tpico no puede suministrar ms de la tensin a la que se alimenta,
normalmente algunos voltios menos. Cuando se da este valor se dice que satura,
pues ya no est amplificando. La saturacin puede ser aprovechada por ejemplo
en circuitos comparadores.

Un concepto asociado a ste es el Slew rate(analisis bsico de bajo flujo recoltor).
Tensin de offset

Es la diferencia de tensin que se obtiene entre los dos pines de entrada cuando
la tensin de salida es nula, este votltaje es cero en un amplificador ideal lo cual
no se obtiene en un amplificador real. Esta tensin puede ajustarse a cero por
medio del uso de las entradas de offset (solo en algunos modelos de
operacionales) en caso de querer precisin. El offset puede variar dependiendo de
la temperatura (T) del operacional como sigue:

Donde T
0
es una temperatura de referencia.

Un parmetro importante, a la hora de calcular las contribuciones a la tension de
offset en la entrada de un operacional es el CMRR (Rechazo al modo comn).

Ahora tambin puede variar dependiendo de la alimentacin del operacional, a
esto se le llama PSRR (power supply rejection ratio, relacin de rechazo a la
fuente de alimentacin). La PSRR es la variacin del voltaje de offset respecto a la
variacin de los voltajes de alimentacin,expresada en dB. Se calcula como sigue:

Corrientes

Aqu hay dos tipos de corrientes que considerar y que los fabricantes suelen
proporcionar:

I
OFFSET
= | I
+
I

|

Idealmente ambas deberan ser cero.
Caracterstica tensin-frecuencia
Al A.O. tpico tambin se le conoce como amplificador realimentado en tensin
(VFA). En l hay una importante limitacin respecto a la frecuencia: El producto de
la ganancia en tensin por el ancho de banda es constante.

Como la ganancia en lazo abierto es del orden de 100.000 un amplificador con
esta configuracin slo tendra un ancho de banda de unos pocos Hercios. Al
realimentar negativamente se baja la ganancia a valores del orden de 10 a cambio
de tener un ancho de banda aceptable. Existen modelos de diferentes A.O. para
trabajar en frecuencias superiores, en estos amplificadores prima mantener las
caractersticas a frecuencias ms altas que el resto, sacrificando a cambio un
menor valor de ganancia u otro aspecto tcnico.

Capacidades

El A.O. presenta capacidades (capacitancias) parsitas, las cuales producen una
disminucin de la ganancia conforme se aumenta la frecuencia.

Deriva trmica

Debido a que una unin semiconductora vara su comportamiento con la
temperatura, los A.O. tambin cambian sus caractersticas, en este caso hay que
diferenciar el tipo de transistor en el que est basado, as las corrientes anteriores
variarn de forma diferente con la temperatura si son bipolares o JFET.

Espejo de corriente

Figura 1.13. Espejo de corriente.

En electrnica, un espejo de corriente es una configuracin con la que se pretende
obtener una corriente constante, esto es, una fuente de corriente. Esta
configuracin consta de dos transistores, idealmente idnticos, y una resistencia o
potencimetro, si se quisiera regular el circuito en el caso que los transistores no
fueran idnticos. En la figura 1.13 se muestra el esquema bsico de un espejo de
corriente.

La Intensidad que circula en R1 est dada por:

I
R1
= I
C1
+ I
B1
+ I
B2

Donde I
C1
es la intensidad del colector de Q1, I
B1
es la intensidad de base de Q1,
I
B2
es la intensidad de base de Q2.

La intensidad de colector de Q1 viene dada por la ecuacin:

I
C1
=
0
I
B1

Donde
0
es la ganancia de intensidad de Q1. Si Q1 y Q2 son
idealmente idnticos, la de Q2 ser:

donde V
A
es debida al efecto
Early.

Desde que V
BE1
= V
BE2
y Q1 y Q2 son idnticos, I
B1
= I
B2
. La intensidad de
colector de Q2 ser entonces dado por:

Si
0
> > 1,
entonces:

Se obtiene as una precisin superior a la obtenida con circuitos ms complejos,
como los Widlar, de Wilson o Cascodo.

El espejo de corriente se usa en los circuitos integrados porque es una forma
conveniente de crear fuentes de corriente y cargas activas. La ventaja de utilizar
espejos de corriente es la del incremento en la ganancia de tensin y en
el rechazo al modo comn (CMRR).

Figura 1.14. Espejo de corriente implementado con transistores bipolares tipo
NPN usando una resistencia para fijar la intensidad de referencia I
REF
;
V
CC
= Tensin de entrada


AUTOEVALUACIN:

1. Defina que es un bloque bsico analgico

2. Que son redes de conmutacin basadas en transistores?

3. Que es un amplificador diferencial?

4. Que es un amplificador operacional?

LECCIN 5: REGLAS DE DISEO

INTRODUCCIN
La MICROELECTRNICA se puede definir como el conjunto de ciencias y
tcnicas con las que se realizan y fabrican circuitos electrnicos sobre una
pastilla de un semiconductor, lo cual formar un circuito integrado (CI). Dentro de
estos circuitos integrados, podemos encontrar diferentes estrategias de diseo,
como pueden ser los circuitos integrados en los que se deben construir tanto las
puertas como las conexiones, denominados habitualmente ASICs (Application
Specific Integrated Circuits), circuitos programables en los que se encuentran ya
construidos todas las puertas y conexiones de tal forma que nicamente hay que
indicar cuales estn habilitadas mediante una programacin, denominados
dispositivos programables (un ejemplo de los cuales pueden ser las FPGAs,
(Field Programmbled Gate Arrays).

La divisin existente en los circuitos electrnicos tambin es vlida para la
Microelectrnica, es decir, podemos diferenciar entre Microelectrnica Analgica
y Digital, segn la naturaleza de las seales tratadas. No obstante, el auge de la
Microelectrnica surgi gracias a una propiedad de los sistemas digitales: la
jerarqua.

La propiedad de jerarqua es aquella por la cual un sistema puede estar
compuesto de bloques conectados entre s, de tal forma que dichos bloques son
independientes entre s y de su conexin.

A pesar de que un circuito analgico tambin puede ser construido por una serie
de bloques conectados entre s; estos bloques no sern independientes de su
conexin (e incluso su situacin en la base del semiconductor) debido a la
naturaleza real de las seales analgicas (pueden tener un rango infinito de
valores). En cambio, el carcter digital de las seales de los sistemas digitales
provee dicha independencia y as la posibilidad de desarrollar un sistema
completamente jerrquico. A modo de ejemplo, podemos ver en la figura 1.15
dos ASICs: el caso (a) sera un diseo analgico; y el caso (b) sera un diseo
digital. En el caso analgico podemos ver unas estructuras formadas por los
mismos bloques dispuestas de una manera especial (parecida a una
circunferencia). Bien, esta disposicin no es aleatoria sino que debe ser as para
garantizar el mismo comportamiento en todos los bloques. En cambio, en el
circuito digital podemos apreciar bloques comunes, cuya disposicin obedece
nicamente a con- tribuir a que el sistema completo sea lo ms compacto
posible.


En la figura podemos apreciar una clasificacin de los sistemas digitales desde
un punto de vista jerrquico. Segn dicho esquema los sistemas digitales se
pueden representar desde bloques de muy alto nivel, como pueden ser
procesadores y/o memorias, hasta un circuito integrado, el chip.

Normalmente en el campo digital se suele utilizar un proceso de diseo top-
down, en el cual partimos de las especificaciones de ms alto nivel, y llegamos al
circuito integrado pasando por todos los niveles de jerarqua. Dentro de este
proceso podemos distinguir dos fases bien diferenciadas.

(a) (b)

Figura 1.15. Ejemplos de diseos microelectrnicos (a) analgicos y (b) digitales.

En la primera fase se obtiene el circuito lgico a partir de descripciones de alto
nivel. El resultado de esta fase ser un diagrama o una descripcin de en un HDL
(Lenguaje de Descripcin de Hardware) con las conexiones de puertas,
registros, etc., es decir, bloques abstractos en funcin del nivel en el que nos
encontremos.

En la segunda fase, se construirn los bloques mencionados anteriormente
segn una familia lgica, de tal forma que estn completamente determinados el
tamao, la forma y la estructura interna de cada uno de los bloques. En esta
fase, el diseador debe obtener los diferentes esquemas a nivel de transistores
(movindonos en el nivel elctrico); y a partir del cual se obtendr el layout del
circuito (movindonos en el nivel geomtrico).

El layout se puede definir como una representacin fsica de un circuito
electrnico que est sujeto a limitaciones derivadas del proceso de integracin, el
flujo de diseo y requerimientos de prestaciones.

Una vez que tenemos un layout correcto, se pasa a la foundry (que es la fbrica

encargada de obtener el circuito fsico) para que lleve a cabo todos los procesos
de integracin. La correccin del layout se debe llevar a cabo en un doble
sentido:

Una verificacin funcional, en la cual ha de verificarse que las capas
incluidas en el layout, as como su distribucin, sean equivalentes al esquema
elctrico de partida. Dicha verificacin se suele conocer como LVS (Layout
Versus Schematic)

Una verificacin geomtrica, en la cual ha de verificarse que las capas de un
determinado material estn lo suficientemente separadas como para que, al
finalizar el proceso de integracin, dichas capas estn realmente separadas.
Dicha verificacin se suele conocer como DRC (Design Rules Checking). Esta
verificacin es lo suficientemente importante como para que la foundry vuelva a
realizarla para evitar fallos.

Por lo tanto nos vamos a centrar en los niveles elctricos y geomtricos, por ser
aquellos en los que la accin del diseador es importante.

Figura 1.16.Clasificacin jerrquica de los sistemas digitales.


PROCESOS DE DISEO

La fabricacin de un circuito integrado consiste de una serie de pasos en un
orden especfico. El material base de los circuitos integrados es una oblea o disco
de semiconductor.

La tecnologa ms desarrollada es la basada en silicio (Si), aunque tambin
existen tecnologas a base de otros semiconductores como arseniuro de galio
(GaAs) o germanio y silicio (SiGe). No obstante, todas las tecnologas siguen
unos pasos similares. El semiconductor no est en equilibrio elctricamente, sino
que unas cantidades controladas de impurezas son aadidas para dotar al cristal
de las propiedades elctricas requeridas. Dichas impurezas pueden ser
donadores (cargados elctricamente con signo negativo), que se corresponden al
tipo n; o aceptoras (cargadas elctricamente con signo positivo), que
corresponden al tipo p. En funcin del tipo de estas impurezas podemos
encontrarnos con diferentes tipos de procesos:

Procesos de n-well (utilizado principalmente en Europa) en el que el dopado
de la oblea es de tipo p.
Procesos de p-well (utilizado principalmente en Estados Unidos) en el que el
dopado de la oblea es de tipo n.
Procesos de well gemelos (el cual se est extendiendo cada vez ms) en el
que el signo del dopado de la oblea no tiene demasiada importancia ya que se
van a generar los dos tipos de well (n-well y p-well).

Como los tres tipos de procesos son similares, nos vamos a centrar en uno de
ellos, en particular en el proceso de n-well. Dicho proceso se muestra en la figura
1.17, ms concretamente la oblea sera el paso (a).

La primera mscara define el n-well (figura 1.17b). Esta zona, el n-well, es el
lugar en el que se van a implementar los transistores PMOS. En esta etapa
tambin se depositan capas de xido grueso (denominado de campo), SiO2,
para separar cada una de las regiones (figura 1.17c).

La siguiente capa que se deposita es la llamada xido de puerta (o fino), la cual
se obtendr por el crecimiento de las zonas de xido de campo (figura 1.17d).
Dicha capa constituir con el polisilicio el terminal de puerta de los transistores.

Una vez que se ha depositado el xido de puerta, se coloca el polisilicio (figura
1.17e) y se despeja el resto de xido de puerta para permitir la creacin de los
terminales de fuente y drenador (figura 1.17f).

El siguiente paso es difundir los terminales de fuente y drenador de los
transistores NMOS (figura 1.17g), y seguidamente los terminales
correspondientes a los transistores PMOS (figura 1.17h). Tambin se crean los
contactos con las zonas de polarizacin: regiones n+ sobre el n-well, y regiones

p+ sobre el resto del CI.

Una vez creadas las diferentes regiones n+ y p+, se pasa a la insercin de la
primera capa de metal (figura 1.17i). El contacto fsico de este material (por lo
general aluminio, aunque se est probando con cobre en los ltimos tiempos)
con el polisilicio y las zonas de difusin provocar un contacto elctrico. No
obstante hay que indicar que aquellas zonas en las que no se requiere contacto,
haban sido ocupadas con xido de campo evitando de esta forma el contacto.

Figura 1.17. Pasos del proceso de fabricacin de un circuito CMOS con el proceso de n-
well.

Para la segunda (y restantes capas) capa de metal (figura 1.17j) se coloca una
nueva capa de xido de campo por todo el CI excepto en los lugares donde
exista un contacto entre la capa actual y la anterior. Despus se deposita la capa
de metal en los lugares correspondientes. Cabe destacar que el material de
todas las capas de metal existentes, en la tecnologa utilizada, es el mismo, es
decir, aluminio (o cobre).

En todos estos pasos podemos distinguir dos tipos de acciones: crear zonas de
difusin y de well, que alterar la composicin interna de la oblea; y la deposicin
de material sobre la oblea. La primera accin se puede conseguir a travs de dos
proceso diferentes: difusin e implantacin inica.

El proceso de difusin consiste en depositar sobre la oblea un material
desde el cual obtener las impurezas deseadas y calentarla oblea a una
temperatura elevada. De esta forma, los espacios intersticiales del semiconductor
aumentan, y as las impurezas pueden ocupar estos espacios.

El proceso de implantacin inica consiste en bombardear la oblea con
las impurezas que se quieren difundir. Dicha difusin slo se producir en las
zonas que no se encuentren protegidas por una mscara de material.

En cuanto a la segunda accin, el proceso ms utilizado es la fotolitografa. Dicha
tcnica consiste en depositar por todo el circuito una capa de material en cuestin
(polisilicio o metal, tambin se utiliza con el xido para separar las
diferentes capas, pero dicho proceso es transparente para el diseador, la
nica accin del diseador en esta capa son los contactos en los que no debe
haber dicha capa de xido), y encima de ella una mscara fotorresistiva, la cual
evitar la prdida del material que se encuentre bajo ella. Despus de haber
eliminado el material sobrante del circuito, se elimina la mscara dejando el
circuito preparado para una nueva capa.

Por lo tanto, para cualquiera de los procesos anteriores, es necesario conocer y
verificar una serie de caractersticas geomtricas como son el tamao del
material depositado sobre el circuito. Dichas caractersticas son denominadas
reglas de diseo, y gracias a ellas se asegura que los dispositivos descritos en el
layout estarn en el circuito fsico. Si algunas de estas reglas son violadas no se
asegura la correcta creacin del circuito electrnico.

A modo de ejemplo veamos una porcin de un fichero de reglas de diseo para
una tecnologa CMOS estndar de 0.12 m en la figura 1.18. En l podemos ver
las diferentes capas con las reglas geomtricas correspondientes a cada una de
ellas. Es interesante notar que las dimensiones estn referenciadas a un
parmetro, lambda, para que la portabilidad de dichas reglas a otras tecnologas
sea ms sencilla. En dicho fichero, que lo utiliza la herramienta Microwind,
podemos distinguir tres partes en cada lnea: la referencia de la regla, la
dimensin mnima que se ha de verificar (en trminos de lambda) y un breve
comentario sobre dicha regla.

Tambin se suele adjuntar un esquema en el que se muestran
de forma grfica las diferentes reglas. En este caso particular nicamente se
muestran las reglas del nwell, reas activas o difusiones y del polisilicio.

NAME CMOS 0.12m - 6 Metal
*
lambda = 0.06 (Lambda is set to half the
gate size)
*
* Design rules associated to each layer
*
* Well
*
r101 = 10 (well width)
r102 = 11 (well spacing)
*
* Diffusion
*
r201 = 4 (diffusion width)
r202 = 4 (diffusion spacing)
r203 = 6 (border of nwell on diffp)
r204 = 6 (nwell to next diffn)
r205 = 0 (diffn to diffp)
*
* Poly
*
r301 = 2 (poly width)
r302 = 2 (gate length)
r303 = 4 (high voltage gate length)
r304 = 3 (poly spacing)
r305 = 1 (spacing poly and unrelated diff)
r306 = 4 (width of drain and source diff)
r307 = 3 (extra gate poly)
*
* Poly 2
*
r311 = 2 (poly2 width)
r312 = 2 (poly2 spacing)
*
* Contact
r401 = 2 (contact width)
r402 = 4 (contact spacing)
r403 = 1 (metal border for contact)
r404 = 1 (poly border for contact)
r405 = 1 (diff border for contact)
r406 = 2 (contact to gate)
r407 = 1 (poly2 border for contact)
*
* metal
r501 = 3 (metal width)
r502 = 4 (metal spacing)
r510 = 16 (minimum surface)
* via
r601 = 2 (Via width)
r602 = 4 (Spacing)
r604 = 1 (border of metal)
r605 = 1 (border of metal2)
* metal 2
r701 = 3 (Metal 2 width)
r702 = 4
r710 = 16 (minimum surface)


Figura 1.18. Reglas de diseo de un proceso CMOS en tecnologa de 0.12 m.

TCNICAS DE DISEO MICROELECTRNICO

De forma previa a la creacin de un layout, debemos conocer la estructura
a nivel de transistores del circuito, para lo cual debemos descender al
nivel de jerarqua elctrico.

Las tcnicas de diseo no son ms que unos procedimientos para
desplazarnos a travs de los diferentes niveles de jerarqua del circuito.
En funcin del sentido del movimiento tenemos flujos top-down, que van
desde el nivel superior al inferior, y flujos bottom-up, que van del nivel
inferior al superior.

El flujo de diseo top-down parte de una descripcin global del sistema
(sin precisar las diferentes partes que lo forman ni especificaciones
cuantitativas); para a partir de dicha descripcin ir refinando cada vez ms
las diferentes partes.

El flujo de diseo bottom-up parte de unas especificaciones muy
detalladas para realizar las diferentes partes del sistema, las cuales sern
conectadas entre s con posterioridad.


En el caso de diseo, el flujo ms utilizado es el top-down, ya que cuando la
descripcin es compleja las especificaciones detalladas son muy difciles de
cumplir; por lo tanto, nos centraremos en el primero. En la figura 1.19 se
muestra el procesos en el flujo de diseo top-down.

Figura 1.19. Procesos en el flujo de diseo top-down.

El flujo de diseo tratar de pasar desde el nivel superior del dominio de
comportamiento al nivel inferior del dominio fsico pasando por el dominio
estructural. Veremos todo este paso con el ejemplo de un multiplicador,
mostrado en la figura 1.20. El nivel superior estar compuesto por algoritmos (en
su dominio de comportamiento) o por procesadores, memorias y/o buses (en su
dominio estructural). En nuestro caso particular necesitaremos un procesador
dedicado y un controlador (que no sera ms que otro procesador dedicado);
mientras que el dominio de comportamiento estara descrito por cualquiera de
los algoritmos de multiplicacin disponibles, por ejemplo la multiplicacin por
sumas sucesivas. Obviamente, el punto de partida sera el algoritmo, ya que el
conjunto procesador-controlador no nos suministra la suficiente informacin para
continuar.

En el siguiente nivel, el comportamiento estara descrito por un diagrama ASM
en el cual estaran descritas todas las operaciones as como la secuencia en la
que se han de realizar dichas operaciones. En dicho nivel se tiene la informacin
suficiente para que la descripcin estructural sea lo suficientemente precisa para
que tenga un sentido lgico. Por lo tanto, en este nivel se suele realizar el
proceso de sntesis.

El proceso de sntesis se puede definir como el proceso por el cual se pasa del
dominio de comportamiento al estructural siguiendo una serie de restricciones.

En la figura 1.20 slo mostramos el esquema correspondiente al procesador. De
hecho, para no saturar la figura, slo se ha considerado una celda para
descender de nivel en la jerarqua.

Una vez que tenemos los elementos de procesado del nivel RTL, debemos
implementarlo con puertas lgicas y biestables. El comportamiento de este nivel
estara descrito a partir de ecuaciones lgicas (booleanas) y diagramas de
estado; no obstante, la complejidad (en cuanto al nmero de componentes) de
este nivel es lo suficientemente grande como para que el sistema de estas
ecuaciones sea intratable. Como ejemplo mostramos como estara formado el
registro acumulador con las condiciones de habilitacin y reset sncrono.

En el siguiente nivel se obtendr la estructura elctrica de los componentes
lgicos: puertas y biestables; para ello, se elegir la familia lgica que mejor se
adapte a las especificaciones. En el ejemplo se ha considerado una familia
lgica CMOS esttica.

Por ltimo, se debe pasar de este esquema a nivel de transistores al layout en el
cual se indicarn las capas que se necesitan as como su forma y tamao.


Algoritmos

Procesador Controlador

Diagrama ASM

G
U/D
L
CNT
R
G
REG
+
D Q
D Q

Ecuaciones lgicas
y ecuaciones de estado
D0 Dn

R
G

D Q D Q

Q0 Qn

Ecuaciones elctricas

Ecuaciones de campo elctrico

Figura 1.20. Diferentes pasos del flujo de diseo top-down
Un flujo de diseo ampliamente utilizado es el mostrado en la figura 1.21. En l
podemos distinguir los siguientes pasos:

partimos de una descripcin informal del comportamiento deseado del
circuito que queremos disear.

A partir de esta descripcin, generaremos una descripcin en un lenguaje
de descripcin de hardware (como puede ser VHDL). Dicha descripcin puede
ser a nivel de comportamiento o directamente a nivel de estructura; no obstante,
lo usual es obtener una descripcin a nivel de comportamiento que con los
algoritmos adecuados proporcionar una descripcin a nivel de estructura.

Esta estructura es traducida a componentes de niveles inferiores en la
jerarqua como son las puertas lgicas y biestables.

Las puertas lgicas son diseadas o elegidas de una librera de celdas
(ya se ver posteriormente la diferencia) hasta el nivel fsico o layout.

Con estos layout se har una planificacin del espacio para poder
determinar el lugar en el que se colocarn las diferentes celdas.

Una vez que se han colocado todas las celdas, se realizar el
conexionado de todos los nodos del circuito.

En el proceso anterior no se ha comentado nada sobre ninguna estrategia a la
hora de pasar de un nivel a otro. Realmente, las nicas diferencias se encuentran
en las dos ltimas etapas: el nivel elctrico y fsico. Todas las estrategias se
pueden dividir en dos grandes grupos:

Circuitos full-custom o completamente a medida. En este caso, como su
propio nombre indica, todas las puertas son realizadas por el diseador de tal
forma que se obtenga una mejor adaptacin a las especificaciones del diseo.
Esta realizacin propia ser a nivel elctrico (esquema de transistores con las
dimensiones especficas) y fsico (layout, que podemos crear layouts diferentes
para una misma celda con el fin de que encaje mejor en el circuito reduciendo el
rea ocupada).

Circuitos semi-custom o semi-medida. En este caso, se utiliza una
librera de celdas que impone el esquema a nivel elctrico y el layout de los
diferentes componentes. La nica libertad que le queda al diseador en estos
niveles es la colocacin de las celdas en el layout final (siempre y cuando se
cumplan una serie de restricciones, como es su colocacin en hileras). El destino
de esta estrategia puede ser un circuito integrado, denominado entonces basado
en celdas, o un dispositivo programable, denominado entonces basado en
matrices.


Figura 1.21. Flujo de diseo.

Como es obvio, ambas estrategias tendrn caractersticas diferentes. As los
circuitos full-custom son los que presentan mejores prestaciones a costa de un
mayor tiempo de diseo, debido a la realizacin de todas las celdas. Por el
contrario, los circuitos semi-custom mejoran los tiempos de diseo a costa de un
empeoramiento en las prestaciones. Dentro de los circuitos semi-custom, aquellos
basados en matrices son los que tienen un tiempo de diseo menor ya que no es
necesaria el proceso de integracin ya que se dispone del dispositivo, que con un
proceso de programacin adquirir el comportamiento adecuado. Luego, no
podemos encontrar el circuito ideal en el que se optimicen simultneamente el
tiempo de diseo y sus prestaciones, por lo que hay que llegar a un compromiso
para decidir la estrategia con la cual abordar la tarea de diseo.

AUTOEVALUACIN:

1. Describa que es un proceso de diseo FULL CUSTUM

2. Una propiedad muy importante de los sistemas digitales es la
jerarqua. Defnala.
3. A qu se le denomina layout
4. Que son los procesos de well gemelos?
5. Las tcnicas de diseo no son ms que unos procedimientos para
desplazarnos a travs de los diferentes niveles de jerarqua del circuito.
Cul es la diferencia entre diseo top-down y diseo bottom-up?

CAPTULO 2: REPASO DE ELECTRONICA DIGITAL

INTRODUCCION

El proceso de miniaturizacin de la electrnica, iniciado en la dcada de los
cincuenta con la utilizacin del transistor, continu con un segundo salto
cualitativo en la dcada siguiente (aos sesenta) mediante la integracin de
subcircuitos completos en un mismo substrato de silicio (chip): subcircuitos
correspondientes a mdulos digitales tales como puertas booleanas, biestables o
bloques combinacionales o secuenciales.

Los circuitos digitales son sumamente apropiados para su insercin en circuitos
integrados: de un lado, la ausencia de autoinducciones y el poder prescindir,
asimismo, de condensadores reduce los elementos a integrar a transistores y
resistencias y a las conexiones de estos entre s; de otro, la propia modularidad
de los sistemas digitales precisa de un nmero reducido de tipos de puertas
lgicas, e incluso, basta con un solo tipo de ellas (puertas Nand o Nor).

Por ello, los circuitos integrados invadieron muy pronto el campo digital; en unos
pocos aos result anacrnico y antieconmico construir las puertas booleanas
con componentes discretos, una vez que se dispona de una gran variedad de
puertas lgicas y de una amplia serie de funciones de gran complejidad
construidas dentro de un circuito integrado.
El presente captulo est hecho con la finalidad de comprender en lneas
generales el funcionamiento de las familias lgicas CMOS y TTL. En primer lugar,
las puertas bipolares que condujeron a la gran familia TTL (cuya amplia difusin
consolid la lgicaintegrada); luego las tecnologas MOS, hasta llegar a la
predominante HCMOS; la mezcla BiCMOS (bipolar-CMOS) que resulta muy
apropiada para circuitos interbs (en medio de los buses); y la derivacin actual
hacia series de bajo voltaje (pasando de la alimentacin habitual de 5 V a slo 3
V).
En todo caso, para elegir y utilizar correcta y eficazmente una familia lgica (y,
dentro de ella, una serie especfica) es preciso tener en cuenta sus caractersticas
funcionales.

LECCIN 1: PUERTAS LOGICAS

Una compuerta lgica es aquel circuito digital que tiene la capacidad de aplicar un
proceso interno a sus n bits de entrada, que cumple con alguna de las
operaciones definidas en el lgebra de Boole, y que cuyos resultados son
manifiestos en sus bits de salida. En la figura 2.1 podemos observar las
operaciones del Algebra de Boole, sus tablas de verdad y representacin
grfica.

Figura 2.1. Propiedades del Algebra de Boole: Tablas y representacin grfica


PRIMERAS FAMILIAS LGICAS: C. I. CON TRANSISTORES BIPOLARES

Las primeras puertas lgicas integradas eran mera copia directa de las puertas "o-
negada" (Nor) con componentes discretos, mediante la conexin en paralelo de
varios transistores bipolares NPN en emisor comn; tales puertas dieron lugar a la
primera familia lgica: RTL (lgica de transistores y resistencias).

Figura 2.2. Puerta NOR RTL

Pronto se mejoraron las caractersticas de estas puertas integradas, en cuanto a
velocidad y a consumo, combinando una puerta "y" de diodos con un transistor
inversor en emisor comn; as se configur la puerta "y-negada" (Nand) base de la
familia DTL (lgica de transistores y diodos) que fue la primera que lleg a
alcanzar una difusin apreciable.

Figura 2.3. Puerta NAND DTL

A partir de este esquema (puerta "y" + inversor), aprovechando en mayor
profundidad las posibilidades que ofrece la integracin sobre un substrato nico,
se plante una segunda mejora en velocidad y en consumo, aadiendo una etapa
de salida amplificadora de intensidad (dos transistores en push-pull) y
substituyendo los diodos por un transistor multi emisor. El resultado fue la gran
familia lgica TTL (lgica de transistores con transistores).

Figura 2.4. Puerta NAND TTL

La puertas TTL se alimentan a 5 V; su tensin de conmutacin se sita en el
entorno de 1,2 V, de manera que un 0 en la entrada ha de ser menor de 1 V
(ViLmx = 1 V) y, en cambio, una tensin superior a 1,5 V es entendida como un 1
(ViHmn = 1,5 V); la tensin de salida para el 0 es 0 V, pero la correspondiente al 1
es de solamente 4 V. Los tiempos de propagacin de la serie TTL estndar son del
orden de 10 ns. y el consumo promedio es de unos 2 mA (10 mW).
La familia TTL proporcion la base del gran desarrollo que tuvieron los sistemas
digitales durante la dcada de los 70; su amplia difusin y utilizacin favoreci la
aparicin de diversas series derivadas de la mejora de caractersticas concretas,
una de las cuales, la serie LS ha sustituido por completo a la serie estndar inicial
y es la que se ha seguido utilizando a lo largo de la dcada de los 80.
Posteriores series avanzadas con el mismo esquema circuital han aprovechado
la reduccin de dimensiones de los transistores y la correspondiente disminucin
de sus capacidades parsitas para conseguir tiempos de propagacin inferiores: la
serie 74ALS (advanced LS) presenta tiempos por debajo de 4 ns, mientras que las
series 74F (fast-TTL) y 74AS (advanced Schottky) ofrecen tiempos de propagacin
del orden de 2,5 ns y 1,5 ns, respectivamente, a costa de un mayor consumo (por
utilizar resistencias de menor valor).

Esta lnea de evolucin de las puertas con transistores bipolares constituye la
edad antigua de los circuitos integrados digitales; actualmente, apenas se
utilizan las familias bipolares, salvo en determinadas aplicaciones especficas, en
particular, para sistemas de muy alta velocidad.

La serie 74LS sigue siendo til para recambio y mantenimiento de los
numerosos sistemas digitales que han sido construidos con ella (o con la serie
estndar 74), la serie 74ALS se emplea en circuitos interbs (aplicacin que
consideraremos un poco ms adelante) y la serie 74F resulta adecuada para
diseos de muy alta velocidad de trabajo (frecuencias superiores a los 100 MHz).

DESARROLLO DE LAS TECNOLOGAS MOS: FAMILIA CMOS

La integracin de transistores MOS present inicialmente grandes dificultades,
derivadas de ser un efecto superficial que es afectado por cualquier
impureza o dislocacin en la superficie del cristal de silicio; fue preciso desarrollar
tcnicas de muy alta limpieza ambiental que no estuvieron disponibles hasta
mediados de los aos setenta. Sin embargo, una vez que se dispuso de tales
tcnicas, las extraordinarias ventajas de los transistores MOS (referidas a
autoaislamiento, autoalineamiento, tamao y consumo) determinaron un rpido
desarrollo y difusin de los circuitos integrados digitales MOS.

En una primera fase result ms sencillo integrar transistores MOS de canal P,
pero pronto fueron desplazados por los transistores NMOS cuya velocidad de
conmutacin es apreciablemente mayor (debido a la mayor movilidad de los
electrones respecto de los huecos).

La utilizacin de transistores MOS como resistencias de polarizacin permiti
configurar puertas lgicas utilizando nicamente transistores, cuyo rea de
integracin es mucho menor, al prescindir de resistencias integradas de valores
relativamente altos. De esta forma, las puertas MOS suponen un nuevo avance
cualitativo en la miniaturizacin de la electrnica digital, reduccin que afecta no
solamente al tamao y a la densidad de integracin, sino tambin, y en forma an
ms significativa, al consumo.

La tecnologa NMOS actual utiliza puertas formadas por un plano de transistores
activos NMOS y un transistor MOS de empobrecimiento como
resistencia de polarizacin; aprovecha plenamente la tensin de alimentacin,
pues VoH = VCC y VoL 0 V, y su consumo es muy reducido, ya que Ri ~ y
la resistencia del transistor de polarizacin se hace adecuadamente alta. Esta
tecnologa resulta apropiada para la integracin de muy alta densidad (VLSI) y
sigue utilizndose en grandes bloques digitales (microprocesadores, memorias,
etc.) y en los circuitos integrados programables de tipo matricial (PROM, PAL,
PLA, PLS).

La primera serie CMOS adopt el indicativo 40 y presentaba fuertes limitaciones
en cuanto a velocidad e inmunidad frente al ruido. Esta serie admite un amplio
intervalo de tensiones, desde 3 a 18 voltios, y rizados del 10% (debido a su
reducido consumo), lo cual elimina la necesidad de un buen filtrado y estabilidad
en la fuente de alimentacin; su velocidad depende fuertemente de la tensin de
alimentacin, con tiempos de propagacin de 200 ns para VCC = 3 V que pasan a
ser de 100 ns para VCC = 5 V y se reducen a 20 ns cuando VCC = 15 V.

PUERTAS LGICAS DE LA FAMILIA CMOS

Inversores CMOS

La circuitera del INVERSOR CMOS bsico se muestra en la Figura 2.5. El
Inversor CMOS tiene dos MOSFET en serie de modo que, el dispositivo con
canales P tiene su fuente conectada a + VDD (un voltaje positivo) y el dispositivo
de canales N tiene su fuente conectada a masa. Las compuertas de los dos
dispositivos se interconectan con una entrada comn. Los drenajes de los dos
dispositivos se interconectan con la salida comn.

El circuito mostrado en la Figura 2.5 representa un Inversor CMOS y est formado
por un transistor de canal tipo P (QP1) y otro de canal tipo N (QN1). Los niveles
lgicos para CMOS son esencialmente + VDD para 0 y 1 lgicos y 0 V para el 0
lgico. Consideremos primero el caso donde A1 = + VDD (la entrada A1 est en un
nivel alto (1)). En est situacin, la compuerta de QP1 (canales P) est en 0 V en
relacin con la fuente de QP1. De este modo, QP1 estar en el estado OFF con
ROFF =10*10 . La compuerta de QN1 (canales N) estar en + VDD en relacin
con su fuente, es decir, transistor QP1 se pone en estado de corte y el transistor
QN1 se activa. El resultado es un camino de baja impedancia de tierra a la salida y
uno de alta impedancia de VDD a la salida F.

A continuacin, consideremos el caso donde A1 = 0 V (la entrada A1 est en nivel
bajo (0)). QP1 tiene ahora su compuerta en un potencial negativo en relacin con
su fuente, en tanto que QN1 tiene VGS = 0 V. De este modo, QP1 estar
encendida con RON=1 k , y QN1 apagada con ROFF = 10*10 , produciendo un
F de aproximadamente + VDD.

En resumen QP1 se activa y el transistor QN1 se pone en estado de corte. El
resultado es un camino de baja impedancia de VDD a la salida F y uno de alta
impedancia de tierra a la salida.

Como podemos observar, los transistores operan de forma complementaria.
Cuando la tensin de entrada se encuentra en alto (1 lgico), el transistor NMOS
entra en estado de conduccin y el transistor PMOS entra en corte, haciendo que
la salida quede en bajo (0 lgico). La situacin inversa ocurre cuando la tensin se
encuentra en bajo.
Estos datos de operacin se resumen en la Figura 2.5, donde se muestra que el
circuito acta como un inversor lgico.

Figura 2.5. Inversor CMOS

Compuerta NAND CMOS

Se pueden construir otras funciones lgicas diferentes del inversor bsico. La
Figura 2.6 muestra una compuerta NAND formada por la adicin de un MOSFET
de canales P en paralelo y un MOSFET de canales N en serie al INVERSOR
bsico. Para analizar este circuito conviene recodar que una entrada de 0 V
enciende el P-MOSPET y apaga el N-MOSFET correspondientes, y viceversa
para una entrada +VDD. Cuando ambas entradas (A1 y B1) estn en nivel alto
(+VDD), hacen que los transistores QP1 y QP2 entren en corte y se encienden
ambos N-MOSFET (transistores QN1 y QN2), con lo cual ofrece una baja
resistencia de la terminal de salida a tierra (la salida pasa a bajo (0) a travs de
QN1 y QN2).
En todas las otras condiciones de entrada, de cuando menos un P-MOSFET
estar encendido en tanto que al menos un N-MOSFET estar apagado. Esto
produce una salida ALTA (a travs de QP1 y QP2). Las entradas no usadas de
una compuerta CMOS no se pueden dejar abiertas, porque la salida resulta
ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe
conectar a otra entrada o a uno de los dos terminales de alimentacin. Esto
tambin es vlido para circuitos secuenciales y dems circuitos CMOS, como por
ejemplo, contadores, Flip-Flops, etc. Estos datos de operacin se resumen en la
Figura, donde se muestra que el circuito acta como una compuerta NAND
CMOS.

Figura 2.6. Compuerta NAND CMOS

Compuerta NOR CMOS

Una compuerta NOR CMOS se forma agregando un P-MOSFET en serie y un N-
MOSFET en paralelo al inversor bsico Figura 2.7.
Una vez ms este circuito se puede analizar entendiendo que un estado BAJO en
cualquier entrada enciende P-MOSFET (QP1 y QP2 entran a conduccin) y apaga
el N-MOSFET (QN1 y QN2 entran a corte) correspondiente. La salida pasa a alto
(1) a travs de QP1 y QP2.
Las entradas en un estado ALTO, hacen que los transistores QP1 y QP2 entren en
corte y ambos transistores QN1 y QN2 en conduccin (la salida pasa a bajo (0) a
travs de QN1 y QN2).
En las parejas de transistores ya sean de canal n de canal p, si cualquier entrada
es baja, uno de los transistores entra a corte y otro a conduccin. La salida pasa a
bajo (0) acoplndose a travs de transistores en conduccin a tierra.


Figura 2.7. Compuerta NOR CMOS

Compuertas AND Y OR

Las compuertas AND y OR CMOS se pueden formar combinando compuertas
NAND y NOR con inversores.

AUTOEVALUACION

1. Defina que es una compuerta lgica
2. Cules son las ventajas y desventajas entre las familias TTL y CMOS?
3. Muestre mediante un circuito cmo podemos formar compuertas AND y OR
mediante la combinacin de NAND y NOR con inversores.


LECCIN 2: DIAGRAMAS DE TIEMPOS, RETARDOS

Al llegar una seal a la entrada de una puerta lgica, la respuesta a dicha seal no
aparece instantneamente en la salida, sino que existe un cierto tiempo de retardo;
este tiempo es diferente segn la transicin de estado de la puerta sea de 0 a 1 o
de 1 a 0:
Retraso de propagacin de bajo a alto, tPLH.- tiempo transcurrido desde
que la seal de entrada baja (pasa por el 50%) hasta que la seal de salida sube
(pasa por el 50%).
Retraso de propagacin de alto a bajo, tPHL.- tiempo transcurrido desde
que la seal de entrada sube (pasa por el 50%) hasta que la seal de salida baja
(pasa por el 50%).

El hecho de subida y bajada se debe a que las principales familias son negativas,
es decir, la salida que obtenemos es el valor negado de dicha funcin.
Retraso de propagacin.- valor medio de tPLH y tPHL.
Tiempo de transicin de bajo a alto, tTLH.- tiempo transcurrido desde que
la seal empieza a subir (pasa por el 10%) hasta que llega a un nivel alto (pasa por
el 90%).
Tiempo de transicin de alto a bajo, tTHL.- tiempo transcurrido desde que
la seal empieza a bajar (pasa por el 90%) hasta que llega a un nivel bajo (pasa por
el 10%).

Es decir, se considera que una transicin se ha completado cuando pasamos de los
umbrales del 10% y el 90%. Este hecho es debido a que la forma de onda a partir
de esos valores cambia, pudiendo no llegar nunca a los valores del 0% o al 100%.

Figura 2.8. Retardos de propagacin en puertas lgicas


Ambos tiempos de propagacin suelen tener valores prximos entre s, lo cual
permite utilizar su promedio como tiempo de propagacin genrico:
tP = (tPLH + tPHL) / 2
Los tiempos de propagacin, es decir, los retrasos de la salida respecto a las
variaciones de las entradas dependen de la impedancia de carga conectada sobre
la salida, es decir, de la capacidad equivalente que presenta el conjunto de
entradas conectadas a ella.
Por ello, los tiempos de propagacin se miden en condiciones similares al
funcionamiento normal de la puerta, supuesto un nmero mximo razonable de
entradas conectadas a su salida; en el caso CMOS, sus entradas son de tipo
capacitivo, del orden de unos pocos picofaradios, de forma que los tiempos de
propagacin CMOS suelen medirse y expresarse en relacin a una carga de 50 pF.
Los valores tpicos de los tiempos de propagacin se expresan para 25C, ya que
tales tiempos dependen de la temperatura, aumentando con ella; esta dependencia
se debe a que las resistencias de paso de los transistores MOS aumentan con la
temperatura, por disminuir con ella la movilidad de sus portadores. Interesa, por
ello, evitar el funcionamiento de los circuitos digitales a temperaturas altas y, si es
necesario, se les dota de adecuados mecanismos de refrigeracin.
Al conectar dos puertas, una a la salida de la otra, el tiempo de propagacin del
conjunto es mayor que los tiempos individuales pero es inferior a la suma de
ambos. Es decir, los tiempos de propagacin no son linealmente acumulativos ya
que la segunda puerta inicia su conmutacin antes de que la primera complete la
suya. Para facilitar la suma de tiempos en puertas sucesivas, cada tiempo de
propagacin suele medirse por el retraso entre el punto medio de conmutacin
(tensin Vcc/2) de la onda de entrada y el punto medio de la conmutacin de la
seal de salida.

Retardo de propagacin de las compuertas TTL y CMOS.
TTL CMOS 3,3 V CMOS 5 V
CARACTERSTICA
F LS ALS LV LVC ALVC HC AC AHC
Retardo de Propagacin de puerta, tp
(ns)
3,3 10 7 9 4,3 3 7 5 3,7

AUTOEVALUACION

1. Cmo se definen el tPLH y el tPHL ?
2. Qu es el retraso de propagacin?

3. Podemos afirmar que el retardo de propagacin de puerta es mayor en las
familias de TTL que en las familias CMOS? justifique


LECCIN 3: CIRCUITOS COMBINACIONALES

Los circuitos lgicos digitales pueden ser de dos tipos: combinacionales o
secuenciales.
Sistemas digitales combinacionales: Aquellos en los que sus salidas slo
depende del estado de sus entradas en un momento dado. Por lo tanto, no necesita
mdulos de memoria, ya que las salidas no dependen de los estados previos de las
entradas.
Sistemas digitales secuenciales: Aquellos en los que sus salidas dependen
adems del estado de sus entradas en un momento dado, de estados previos. Esta
clase de sistemas necesitan elementos de memoria que recojan la informacin de
la 'historia pasada' del sistema.
Diremos pues, que un circuito combinacional real es aquel en el cual las salidas
dependen exclusivamente de las seales de entrada aplicadas, una vez
transcurrido el tiempo necesario para la estabilizacin de las salidas, desde la
aplicacin de las seales de entrada. Entre los circuitos combinacionales clsicos
tenemos:
Lgicos
Generador/Detector de paridad
Multiplexor y Demultiplexor
Codificador y Decodificador
Conversor de cdigo
Comparador
Aritmticos
Sumador
Aritmticos y lgicos
Unidad aritmtico lgica
Estos circuitos estn compuestos nicamente por puertas lgicas interconectadas
entre s.

De la definicin se deduce que cada salida en un instante de tiempo determinado,
depende exclusivamente de las entradas al circuito en el mismo instante de tiempo,
pero no depende de las entradas que hubo en instantes de tiempo anteriores (no
tiene "memoria").

x
1

F F(t) = (x
1
(t) , x
2
(t), ... )

x
2


1/2

Ahora bien, en cuanto a la implementacin mediante circuitos electrnicos, hay que
matizar algunos detalles. Hemos visto que las puertas lgicas obtenan a su salida
una seal, que dependa slo de las entradas, pero esta salida no se estabilizaba
hasta transcurrido un pequeo intervalo de tiempo desde la aplicacin de las
seales de entrada (del orden de nanosegundos).
Por otro lado, si el circuito combinacional tiene varias entradas (n), tambin puede
tener varias salidas (m). Para "n" variables de entrada tenemos 2
n
combinaciones
binarias posibles. Por tanto, podemos expresar un circuito combinacional mediante
una tabla de verdad que lista los valores de todas las salidas para cada una de las
combinaciones de entrada. Un circuito combinacional tambin puede describirse
mediante "m" funciones lgicas, una para cada variable de salida; cada una de las
cuales se presenta como funcin de las "n" variables de entrada.

E
0
S
0

Sistema
E1 S1

Combinacional

En Sm

Figura 2.9. Sistema combinacional

CIRCUITOS SUMADORES

Sumador binario
El sumador binario es el elemento bsico de la unidad aritmtica de cualquier
ordenador, pues cualquier operacin aritmtica bsica puede realizarse a partir de
sumas y restas repetidas. Para sumar dos nmeros de n bits, hay que sumar dos a
dos los bits del mismo peso y el acarreo de la suma de los bits de peso inmediato
inferior.

Semisumador (half adder)
Es un circuito combinacional que realiza la suma de dos dgitos binarios,
obteniendo su suma y el acarreo para la etapa siguiente. No tiene en cuenta el bit
de acarreo de la etapa anterior.
Su tabla de verdad, y smbolo como bloque es:

a b S C
a
0 0 0 0
0 1 1 0
1 0 1 0
b

1 1 0 1

Suma (S)
Acarreo (C)

a b C
in
S C
out

0

0

0

0

0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Implementando por "1":

S = a' b + a b' = a b
C = a b

La suma S responde a una funcin OR-exclusiva y el acarreo C a una funcin AND.

Figura 2.10. Semisumador

Si no deseamos utilizar la puerta OR-Exclusiva por su coste superior, el
semisumador se puede implementar de la siguiente forma:

Figura 2.11. Semisumador con AND, OR, INVERSOR

Etapa de sumador (sumador completo)

Es un circuito combinacional capaz de sumar dos dgitos (cifras) binarios,
teniendo en cuenta el acarreo producido en la etapa anterior. Obtiene la suma y el
acarreo para la etapa siguiente. Su tabla de verdad y smbolo como bloque es:

a
b

C
in

Suma (S)

Acarreo (C
out
)

a y b = Variables de entrada
C
in
= Acarreo entrada (etapa
anterior) S = Suma
C
out
= Acarreo salida (etapa siguiente)

Una forma simple de implementar la etapa de sumador es a partir de dos
semisumadores. Como hay que sumar los dos bits (dgitos) del mismo peso ms el
acarreo anterior, se utiliza un semisumador para sumar los dos dgitos y el
resultado se suma con el acarreo anterior mediante otro semisumador. Si en alguna
de las dos sumas parciales se produce acarreo, habr acarreo en la etapa de
sumador (funcin OR). Esto puede comprobarse en la tabla de verdad. La
etapa de sumador puede implementarse con el siguiente circuito.

Figura 2.12. Sumador completo

CODIFICADORES Y DECODIFICADORES

Codificadores

Son circuitos combinacionales que permiten pasar una informacin en forma
decodificada (dgito decimal u octal) a una forma codificada (BCD o binario). Si nos
limitamos a sistemas binarios, el codificador deber tener n salidas si queremos
codificar m entradas, siendo m=2
n
.
De esta forma, m informaciones diferentes quedan representadas mediante grupos
de n bits, es decir, las lneas de salida generan el cdigo binario correspondiente al
valor de entrada.


Ejemplo: Codificador octal a binario

Tenemos 8 entradas, una para cada dgito octal, y tres salidas que generan el
nmero binario correspondiente. Se supone que slo una entrada tiene un valor de
1 en cualquier momento.

Entradas Salidas
E
7
E
6
E
5
E
4
E
3
E
2
E
1
E
0
S
2
S
1
S
0

0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0
0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0
0 0 0
0 0 1
0 1 0
0 1 1
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0
0 1 0 0 0 0 0 0
1 0 0 0 0 0 0 0
1 0 0
1 0 1
1 1 0
1 1 1

Si implementamos por 1, obtenemos las funciones lgicas de las 3 salidas:
S0 = E1 + E3 + E5 + E7
S1 = E2 + E3 + E6 + E7
S2 = E4 + E5 + E6 + E7

Vemos que el decodificador puede implementarse con 3 puertas OR de 4 entradas.

Este decodificador tiene la limitacin de que slo puede estar activa una entrada en
un momento dado: si se activan simultneamente dos entradas, la salida produce
una combinacin incorrecta. Para resolver esta ambigedad, algunos circuitos
codificadores deben establecer una prioridad de entrada para asegurar que slo se
codifique una entrada. Por ejemplo, en este caso podramos haber establecido una
prioridad ms alta para las entradas con subndices mayores.

Otra ambigedad de este codificador es que se genera una salida de 0s cuando
todas las entradas son 0, pero esta salida es igual que cuando D0=1. Esta
discrepancia puede resolverse dando una salida ms para indicar que al menos
una de las entradas es igual a 1.

Tipos de codificadores:

Existen dos tipos de codificadores: Codificadores sin prioridad
Codificadores con prioridad

Cualquier codificador que funcione como el descrito anteriormente recibe el nombre
de codificador sin prioridad, y se caracteriza porque, en caso de presentarse dos
entradas simultneas o ms, las salidas obtenidas sern todas aquellas que
correspondan a cada entrada por separado. Por tanto, en estos codificadores slo
se puede poner a 1 una sola entrada, pues de otro modo, la salida es incorrecta.

Existe otro tipo de codificadores, llamados codificadores con prioridad, que en el
caso de activarse ms de una entrada, la combinacin de salidas obtenida
corresponde a la entrada de mayor valor decimal de entre las activadas. Por
ejemplo, si pulsamos las teclas 1 y 3 simultneamente, se queda con el 3.

Decodificadores

Realizan la funcin inversa de los codificadores. Partiendo de una informacin
codificada de n bits, obtiene la informacin de que se trata. El nmero m de
informaciones que se pueden obtener (salidas) debe ser tal que m=2
n
. Si la
informacin codificada de n bits tiene combinaciones no usadas (indiferencias), el
decodificador podra tener menos de 2
n
salidas.

Ejemplo 1: Decodificador de BCD a decimal

Su tabla de verdad es:

Entradas Salidas
E
3
E
2
E
1
E
0
S
9
S
8
S
7
S
6
S
5
S
4
S
3
S
2
S
1
S
0

0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 0 0 0 0
0 0 0 0 0
0 0 0 0 0
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
0 1 0 0 0
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0
1 0 0 0 0
0 0 0 0 0
0 0 0 0 0
0 0 0 0 0
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
0 1 0 0 0
1 0 0 0 0
x x x x x
x x x x x
0 0 0 0 0
0 0 0 0 0
x x x x x
x x x x x
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
x x x x x
x x x x x
x x x x x
x x x x x
x x x x x
x x x x x
x x x x x
x x x x x

Implementando por "1":

S
0
= E
3
' E
2
' E
1
' E
0
'
S
1
= E
3
' E
2
' E
1
' E
0

S
2
= E
3
' E
2
' E
1
E
0
'
S
3
= E
3
' E
2
' E
1
E
0

S
4
= E
3
' E
2
E
1
' E
0
'
S
5
= E
3
' E
2
E
1
E
0

S
6
= E
3
' E
2
E
1
E
0
'
S
7
= E
3
' E
2
E
1
E
0

S
8
= E
3
E
2
' E
1
' E
0
'
S
9
= E
3
E
2
' E
1
' E
0

Si no simplificamos las funciones, utilizando inversores y puertas AND de 4
entradas podemos implementar el circuito del siguiente modo

E
0
E
1
E
2
E
3

S
0

S
9

Figura 2.13. Decodificador

Este decodificador activa (pone a 1) una de sus salidas, cuando se presenta una
combinacin vlida en la entrada. En cambio, si el cdigo no es vlido (por ejemplo,

a..g

Circuito
combinacional:
decodificador BCD
a 7 segmentos

a

f b
e c
d
1 1 1 1), no se activa ninguna salida. Por tanto, con este diseo se eliminan las
combinaciones de entrada no vlidas. Es posible disear un decodificador que no
elimine las combinaciones no vlidas, con la ventaja de que resulta un circuito ms
simple y econmico.

Ejemplo 2: Decodificador de BCD a segmentacin en siete

Los dispositivos de visualizacin de las calculadoras electrnicas y relojes
digitales utilizan diodos emisores de luz (LEDs). Cada dgito del dispositivo se forma
con siete segmentos, cada uno consistente en un LED que se ilumina mediante
seales digitales.
El decodificador que vamos a ver es un circuito combinacional que acepta un
dgito decimal en BCD y genera las salidas adecuadas para la seleccin de los
segmentos que representan el dgito decimal.

Disposicin de los segmentos en un display de 7 segmentos:

A
B
C
D

Segmentos activos para todos los dgitos decimales:

Figura 2.14. Decodificador BCD a 7 segmentos

Como vemos, cada segmento se utiliza para varios dgitos decimales, pero ninguno
de ellos se emplea para representar todos los dgitos decimales. Por tanto, debemos
determinar los segmentos que hay que activar para cada uno de los dgitos
decimales.

Dgito decimal Segmentos activados
0

a,b,c,d,e,f

1

b,c

2

a,b,d,e,g

3 a,b,c,d,g
4 b,c,f,g
5 a,c,d,f,g
6 a,c,d,e,f,g
7 a,b,c
8 a,b,c,d,e,f,g
9 a,b,c,d,f,g

La lgica de decodificacin de segmentos requiere cuatro entradas en cdigo
decimal binario (BCD) y siete salidas, una para cada segmento del display. La tabla
de verdad ser de salida mltiple, equivalente a 7 tablas de verdad, una por
segmento. Vamos a considerar que al tener "1" en las salidas, el segmento
correspondiente est encendido.

Entradas Salidas Dg.
dec. D C B A a b c d e f g
0
1
2
3
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
4
5
6
7
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
1 0 1 1 1 1 1
1 1 1 0 0 0 0
8
9
10
11
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 1 1 1 1 1
1 1 1 1 0 1 1
x x x x x x x
x x x x x x x
12
13
14
15
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
x x x x x x x
x x x x x x x
x x x x x x x
x x x x x x x

MULTIPLEXORES Y DEMULTIPLEXORES

Multiplexores

Son circuitos combinacionales con una estructura de varias entradas y una nica
salida de datos. Permiten seleccionar una de las entradas para realizar la
transmisin de datos desde dicha entrada a la salida, que es nica. Los
demultiplexores realizan la funcin inversa.


Esquemticamente:

Entradas Salida Entrada
Salidas

Multiplexor Demultiplexor

Figura 2.15. Multiplexor (a) y Demultiplexor (b)

Un multiplexor es un selector de datos equivalente a un conmutador de "m"
entradas y una salida, por lo que tambin recibe el nombre de selector de datos o
conmutador electrnico.

La seleccin de la entrada se controla mediante unas entradas de seleccin o
control. Cuando slo tenemos una entrada de control (2 entradas), tambin se le
llama entrada de habilitacin (enable).

La entrada seleccionada viene biunvocamente determinada por la combinacin de
"0" y "1" en las entradas de control. Por tanto, si tenemos "m" entradas de datos,
harn falta "n" entradas de control, siendo m=2
n
.

El diagrama de bloques es:

E
0

E
1
MUX

4
S

E
2
entradas
E
3

"m" entradas de informacin
"n" entradas de control (m=2
n
)
1 nica salida (S)

C
0
C
1

Como la salida de datos ser igual a la entrada de datos seleccionada, podemos
obtener una expresin lgica para la salida en funcin de las entradas de datos y las
entradas de seleccin.

Ejemplo: un multiplexor de 4 entradas de datos (4 a 1)

Su tabla de verdad es

En donde la x significa que el valor de dicha entrada no influye en la salida.
Implementando por "1" tenemos:

S = C
1
' C
0
' E
0
+ C
1
' C
0
E
1
+ C
1
C
0
E
2
+ C
1
C
0
E
3

Esta funcin se puede simplificar ms. La implementacin con puertas lgicas es
la siguiente:

DEMUX
4
salidas

E
0

E
1
S
E
2

E
3

C
0
C
1

Figura 2.16. Multiplexor

Para diferente nmero de entradas el circuito tiene la misma estructura.

Demultiplexores

Un demultiplexor es un circuito combinacional que realiza la funcin inversa
de un multiplexor, es decir, expande un circuito de una sola seal de entrada a
varias seales de salida: 2
n
. La informacin se redirige a una sola salida. La
seleccin de la salida especfica es controlada por la combinacin de bits de n
lneas de seleccin o control.

El diagrama de bloque es:

S
0

E
S
1

S
2

S
3

C
0
C
1

El circuito es:

1 entrada nica (E)
nentradas de control (m=2
n
)
m salidas

E

C
0
C
1

Si examinamos el circuito
S
0
veremos que el circuito demultiplexor
es idntico a un decodificador de 2 a
S
1
4 lneas con entrada de habilitacin:

S
2
Para el decodificador: las
S
3
entradas de datos son C
0
y C
1
, y la
habilitacin es la entrada E.

Para el demultiplexor: la entrada E
provee los datos, mientras que las
entradas C
0
y C
1
son las entradas de
control o seleccin.

Figura 2.17. Demultiplexor

Aunque ambos circuitos tienen aplicaciones diferentes, sus diagramas lgicos son
idnticos. Por esto, a los decodificadores con entrada de habilitacin se les llama
decodificador/demultiplexor.

Las aplicaciones de los demultiplexores son: Conversor serie-paralelo.
Ejemplo de demultiplexor: 74154, de 16 salidas.
CIRCUITOS COMPARADORES
La funcin bsica de un comparador consiste en comparar las magnitudes de dos
cantidades binarias (n bits) para determinar su relacin: igualdad y desigualdad
(menor, mayor):

A<B A=B A>B
El smbolo como bloque es:

A
COMP

n

B
n
S
1
(A<B)
S
2
(A=B)
S
3
(A>B)

A = a
n
... a
1
(n bits)
B = b
n
... b
1
(n bits)

Slo una de las tres salidas se pondr a 1, indicando la magnitud de A respecto
de B.

Comparador de nmeros binarios de 1 bit

Vamos a disear un comparador de 2 nmeros A y B de 1 bit cada uno (a y b). El
comparador tendr dos entradas (a y b) y 3 salidas (S
1
, S
2
, S
3
):

La tabla de verdad:

Entradas Salidas
a b S
1
(a<b) S
2
(a=b) S
3
(a>b)
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0

Implementando por 1 las tres funciones de salida:

S
1
= a'b
S
2
= a'b' + ab = (a b)' = ( a'b + ab' )'
S
3
= ab'

El circuito bsico ser:

a S
1
(a<b)

S
2
(a=b)

b S
3
(a>b)

Figura 2.18. Comparador con compuertas

GENERADORES/COMPROBADORES DE PARIDAD

Durante la transmisin de informacin binaria se pueden producir errores. Para
detectar estos errores se utiliza el mtodo de paridad, el cual utiliza un bit de
paridad.

La idea del mtodo de paridad es la siguiente. Cualquier grupo de bits contiene
un nmero par o impar de 1's. Lo que hacemos es aadir un bit de paridad. Un bit
de paridad es un bit adicional incluido en el mensaje binario
para hacer que la cantidad de unos sea par o impar. El mensaje se transmite
(incluyendo el bit de paridad), y luego se comprueba en el extremo receptor. Si la
cantidad de bits 1's del mensaje no corresponden al bit de paridad
transmitido quiere decir que uno de los bits ha cambiado de valor, y por tanto, se
detecta un error.

El circuito que genera el bit de paridad del transmisor se llama generador de
Mensaje de 3
bits
Bit de
paridad
x y z P
0 0 0

0

0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
paridad. No importa si se aade al principio o al final del mensaje a transmitir.
El circuito que comprueba el bit de paridad en el receptor se llama
comprobador de paridad.

Obviamente, un determinado sistema puede funcionar con paridad par o impar,
pero no con ambas:

Paridad par:
- El generador de paridad se encarga de aadir un bit de paridad tal que tengamos
un nmero par de 1's.
- El comprobador de paridad se encarga de comprobar que el nmero de 1's
recibidos es par.

Paridad impar:
- El generador de paridad se encarga de aadir un bit de paridad tal que tengamos
un nmero impar de 1's.
- El comprobador de paridad se encarga de comprobar que el nmero de 1's
recibidos es impar.

Ejemplo de circuito integrado de paridad de 9 bits (8 de informacin + 1 de
paridad) es el circuito 74180.

Ejemplo: Generador de paridad (par)

Vamos a transmitir un mensaje de 3 bits, con un bit de paridad. Podemos utilizar
paridad par o paridad impar. En este ejemplo utilizamos paridad par, es decir,
debemos generar el bit de paridad de tal forma que la cantidad total de unos
(incluyendo el bit de paridad) sea par.

Tabla de verdad: Funcin lgica:

P = x y z

Circuito:

x
y
z
P

Circuito:

x
y
C

z
p

NOTA: Es obvio que los circuitos de generacin y comprobacin de paridad
siempre tienen una funcin de salida cuyos trminos son mitad 1 y mitad 0,
por lo que pueden implementarse con puertas XOR.

AUTOEVALUACION

1. Diga cul es la diferencia entre circuitos combinacionales y
secuenciales.
2. Muestre la implementacin de un circuito restador de dos
dgitos binarios.
3. Enumere casos de aplicacin prctica donde se usen
codificadores y decodificadores.
4. Justifique cul es la diferencia entre un codificador y un
multiplexor.


LECCIN 4: CIRCUITOS SECUENCIALES SINCRONOS Y ASINCRONOS Y
MAQUINAS DE ESTADOS FINITO

CIRCUITOS LGICOS SECUENCIALES

Un circuito cuya salida depende no solo de la combinacin de entrada, sino
tambin de la historia de las entradas anteriores se denomina Circuito
Secuencial. La historia de las entradas anteriores en un momento dado se
encuentra resumida en el estado del circuito, el cual se expresa en un
conjunto de variables de estado.

El circuito secuencial debe ser capaz de mantener su estado durante algn
tiempo, para ello se hace necesario el uso de dispositivos de memoria. Los
dispositivos de memoria utilizados en circuitos secuenciales pueden ser tan
sencillos como un simple retardador (inclusive, se puede usar el retardo
natural asociado a las compuertas lgicas) o tan complejos como un circuito
completo de memoria denominado multivibrador biestable o Flip Flop.

Como puede verse entonces, en los circuitos secuenciales entra un factor que
no se haba considerado en los combinacionales, dicho factor es el tiempo. De
hecho, los circuitos secuenciales se clasifican de acuerdo a la manera como
manejan el tiempo en circuitos secuenciales sncronos y circuitos secuenciales
asncronos.

En un circuito secuencial asncrono, los cambios de estado ocurren al
ritmo natural marcado por los retardos asociados a las compuertas lgicas
utilizadas en su implementacin, es decir, estos circuitos no usan elementos
especiales de memoria, pues se sirven de los retardos propios (tiempos de
propagacin) de las compuertas lgicas usados en ellos. Esta manera de
operar puede ocasionar algunos problemasde funcionamiento, ya que estos
retardos naturales no estn bajo el control del diseador y adems no son
idnticos en cada compuerta lgica.
Los circuitos secuenciales sncronos, slo permiten un cambio de estado
en los intantes marcados por una seal de sincronismo de tipo oscilatorio
denominada reloj. Con sto se pueden evitar los problemas que tienen los
circuitos asncronos originados por cambios de estado no uniformes en todo el
circuito.

Un sistema secuencial posee un 2
n
estados de entrada para n entradas
(X1...Xn). Poseen adems 2
p
estados de salida para p salidas (Z1...Zp) y un
nmero finito de estados internos (y1...ym) de ah que sean conocidos como
autmatas finitos. Segn la relacin entre las salidas y los estados internos
podemos distinguir:


AUTMATA de MEALY, las salidas se obtienen en funcin de las entradas y
los estados internos:

Figura 2.19. Autmata de Mealy

AUTMATA de MOORE, las salidas coinciden o dependen solo de los estados
internos

Figura 2.20. Autmata de Moore


CONCEPTOS GENERALES DE LATCHES Y FLIP-FLOPS:

Los circuitos biestables son aquellos que poseen dos estados estables
que se pueden mantener por tiempo indefinido, lo que nos permite tener
almacenado un dato en un dispositivo por el tiempo que se desee.
Las salidas del circuito, adems de ser funcin de las entradas son
funcin de la informacin almacenada en elementos de memo ria del circuito,
en el momento que se producen las entradas. Estn formados por un circuito
combinacional y un bloque de elementos de memoria:

Figura 2.21. Circuitos biestables

La seal del reloj indica a los elementos de memoria cuando deben cambiar su
estado. Existen dos tipos de biestables muy importantes: el latch y el flip- flop. Estos
circuitos estn compuestos por compuertas lgicas y lazos de retroalimentacin y
son considerados los circuitos bsicos que constituyen los sistemas digitales.
El latch es un circuito biestable asncrono, es decir que sus salidas cambian en la
medida en que sus entradas cambien. El flip- flop es un dispositivo secuencial

sincrnico que toma muestras de sus entradas y determina una salida slo en los
tiempos determinados por el reloj (CLK).
Adems, se pueden tener flip- flops Master-Slave y flip- flops disparados por flanco.
Los flip- flops Master-Slave estn conformados por dos latches con habilitacin en
cascada, es decir que la salida de un latch es la entrada del otro, mientras que el
flip- flop disparado por flanco posee un dispositivo para determinar cuando hay una
pendiente, ya sea de subida o de bajada, en el reloj que habilita el flip-flop.

El Flip-Flop S-R (Set-reset):

Es un circuito biestable conformado por un detector de transicin de impulsos que
est encargado de detectar cundo se tiene un flanco de subida o de bajada del
reloj (CLK), dos compuertas NAND encargadas de enviar estos pulsos a las
compuertas OR. En estas compuertas OR, una de las salidas est conectada a


la entrada de la otra compuerta, logrando una retroalimentacin:

Diagrama lgico del flip- flop S-R:

Tabla de verdad del flip- flop S-R:

Diagrama de tiempos del flip-flop S-R:

Figura 2.22. Flip Flop SR

Utilizando las equivalencias lgicas podemos definir al flip- flop S-R mediante
2 compuertas NOR:


El flip-flop D:

Est compuesto por dos compuertas NAND encargadas de enviar la seal de
habilitacin a las compuertas OR (al igual que el flip- flop SR se puede construir con
otras compuertas lgicas). La salida de una compuerta OR se transforma en la
entrada de la otra (retroalimentacin). Se puede observar la similitud con el flip- flop
SR, solamente difieren en una entrada de habilitacin y en que la entrada de Reset
es igual a la de Set negada

Diagrama lgico del flip- flop D:

Tabla de verdad del Flip-Flop D:


Diagrama de Tiempos del flip- flop D:

Figura 2.23. Flip Flop D

El flip-flop J-K:

El biestable S-R presenta problemas cuando se activan simultneamente las dos
entradas S y R. Podemos disear un biestable similar que no presente estos
problemas a partir de un biestable D (el resultado es el flip- flop J-K):

Tabla de verdad del biestable J-K:

Cronograma del biestable J-K (activado por flanco de subida):


Por medio de equivalencias lgicas se puede obtener el siguiente diagrama
lgico para el flip flop J-K:

Figura 2.24. Flip Flop JK

En este caso, para lograr un valor estable cuando se activan ambas entradas se
hace una retroalimentacin de Q y /Q con las compuertas de la entrada.

El Flip-Flop T (Toggle):

Mantiene su estado o lo cambia dependiendo del valor de T cada vez que se activa.
Se puede implementar utilizando un biestable J-K

Diagrama lgico del flip- flop T:

Tabla de verdad del flip- flop T:


Diagrama de tiempos del flip-flop T:

Figura 2.25. Flip Flop T

REGISTROS

Se forman a partir de biestables de tipo D conectados en cascada. Un registro con
N biestables es capaz de almacenar N bits. Son circuitos sincrnicos y todos los
biestables estn gobernados por la misma seal de reloj.
Podemos definir dos tipos de registros (de Almacenamiento y de Desplazamiento)

Registros de Almacenamiento:
Ej: Registro de 4 bits

D=(D0,D1,D2,D3) es el dato a escribir. Q=(Q0,Q1,Q2,Q3) es el dato ledo.
Registros de Desplazamiento:
Son circuitos sincrnicos que cuando se activan, se desplazan los bits de sus


biestables hacia derecha o hacia izquierda. Se clasifican de la siguiente manera:
Entrada Serie Salida Paralelo
Entrada Serie Salida Serie
Entrada Paralelo Salida Paralelo
Entrada Paralelo Salida Serie
Registros Universales.
Entrada/Salida Serie: Entra/Sale un bit en cada pulso de reloj.
Entrada/Salida paralelo: Entran/Salen todos los bits del dato en el mismo pulso de
reloj
Ej: Registro de Desplazamiento de 4 bits (Entrada Serie)

Figura 2.27. Registro de desplazamiento

Tabla de funcionamiento:

Entradas Salidas
/Clear Reloj EntradaSerie Q0 Q1 Q2 Q3
1
1
1
0
0
1
0 X
X X
0 Q0 Q1 Q2
1 Q0 Q1 Q2
Q0 Q1 Q2 Q3
0 0 0 0

CONTADORES

Un contador de N bits se implementa utilizando N biestables de tipo T. Los
contadores se pueden clasificar en:
-Asncronos y Sncronos


-Ascendentes y descendentes
-Mdulo N.

Contadores Asncronos: Slo utilizan biestables sin ninguna puerta lgica
adicional. La entrada de reloj al contador slo se conecta al primero de los
biestables (el de menor peso).
La salida de estado de cada biestable (Q) o la complementaria (/Q) se conecta
con el inmediato posterior. Las entradas de datos de los biestables (J-K o T) se
conectan a un 1 fijo.

Contadores Sincrnicos: La seal externa del reloj est conectada a todos los
biestables, por lo tanto, se activan todos de manera simultnea.
La entradas de reloja al contador se conecta a las entradas de reloj de todos los
biestables. La entrada de datos (J-K o T) del biestable de menor peso se conecta a
un 1 fijo. Se precisan puertas adicionales para implementar la lgica que
indique cuando deben voltear su estado los biestables.

Contadores mdulo N: El mdulo de un contador es el nmero de cuentas
distintas que realiza dicho contador. Para implementar un contador de mdulo N, se
elige un contador con n bits (ascendente o descendente), siendo 2
n-1
<N<2
n
y se
eliminan las cuentas sobrantes, aadiendo lgica combinacional. Por ejemplo, para
implementar un contador asncrono mdulo diez ascendente, que cuente los diez
dgitos decimales se necesita un contador ascendente de 4 bits, ya que 2
3
< 4 < 2
4
,
y se aade la lgica combinacional requerida.

Ejemplo: Contador asncrono mdulo 10:

Paso 1: elegir un Contador ascendente de 4 bits (de 0 a 15)
Paso 2: Detectar el 10 (1010 en binario) con una compuerta NAND
Paso 3: Reset de todos los biestables cuando ocurra la deteccin

Circuito:

Figura 2.28. Contadores de modulo N


MAQUINA DE ESTADOS FINITOS

DEFINICION
Son ciertos circuitos secuenciales que tienen un nmero determinado de
estados (2
n
). Pueden ser retroalimentados (flip flops, biestables) o mquinas
sincrnicas temporizadas cuando utilizan las primeras para crear circuitos
cuyas entradas son examinadas y cuyas salidas cambian con respecto a una seal
de reloj controlada. En cualquier caso, se tienen unas entradas, unas salidas y unos
estados.

ESTRUCTURA

Figura 2.29. Estructura mquina de estados finitos

Lgica de estado siguiente (F): Una funcin de las entradas y del estado actual.
Memoria de estados: Es un conjunto de n flip-flops que almacenan el estado
presente de la mquina, que tiene 2
n
estados diferentes. La seal de reloj controla
el cambio de estado en tales flip-flops.
La seal de reloj: dispone el funcionamiento de los flip-flops ya sea por disparo de
flanco o por disparo de pulso
Lgica de salida (G): Una funcin del estado actual y/o de las entradas

Mquina de Mealy: Es la mquina de estado en la cual la salida depende
tanto del estado presente como de las entradas externas. (Es el representado en la
figura 2.29).

Mquina de Moore: Es la mquina de estado en la cual las salidas solo dependen
del estado presente. Su estructura se muestra en la figura 2.30


Figura 2.30. Estructura mquina de Moore

DISEO DE MAQUINAS DE ESTADO SINCRONIZADAS CON RELOJ

Los pasos para disear una mquina de estados sincronizada con reloj,
comenzando con una descripcin verbal o especificacin escrita, son los
contrarios de los pasos de anlisis .

(1) Construir una tabla de estado/salida correspondiente a la descripcin o
especificacin, mediante nombres mnemotcnicos para los estados. (Puede
partirse del diagrama de estados correspondiente.
(2) Minimizar el nmero de estados en la tabla de estado/salida(opcional)
(3) Elegir un conjunto de variables de estado y asignar combinaciones de variables
de estado a cada uno de los estados.
(4) Sustituir las combinaciones de variable de estado en la tabla de
estado/salida para crear una tabla de transicin/salida que muestre la combinacin
de variable de estado siguiente y la salida para cada combinacin de estado/salida
(5) Elegir el tipo de flip flop que har la memoria de estado.
(6) Construir una tabla de excitacin que muestre los valores de excitacin
requeridos para obtener el estado siguiente deseado para cada
combinacin de estado/entrada.
(7) Derivar las ecuaciones de excitacin de la tabla de excitacin
(8) Derivar las ecuaciones de salida de la tabla de transicin/salida
(9) Dibujar el diagrama lgico que muestre los elementos de almacenamiento de
las variables de estado y realice las ecuaciones requeridas de excitacin y
salida.

Diseo de tablas de estado

El proceso es semejante a escribir un programa de computador:
Descripcin de entradas y salidas, ms bien precisa, pero con descripcin ambigua
de las relaciones deseadas entre ellas y sin ninguna idea de cmo obtener y sin
ninguna idea de cmo obtener en realidad las salidas deseadas a partir de las
entradas.
Determinacin de procedimiento de diseo
Nuevas identificaciones y manejo de elementos no tenidos en cuenta en el inicio
Prueba
Depuracin.
Ejemplo 1.
Disee una mquina de estado finito que produce salida 1 si la entrada es un
nmero par de unos, produce la salida 0 en caso contrario.
Solucin
Los dos estados de la mquina sern P e I donde P es par e I es impar. El estado
inicial es 0, que es un nmero par.
La tabla de transicin de estados es la siguiente:
f
0 1
P P I
I I P
La tabla de salida ser:
g
0 1
P 1 0
I 0 1

As, por ejemplo, si la entrada es 11101 entonces la salida vendr dada por:
g(P,11101) = g(g(P,1),1101)

= g(I,1101)

= g(g(I,1),101)

= g(P,101) = g(g(P,1),01)

= g(I,01) = g(g(I,0),1)

= g(I,1) = 1

AUTOEVALUACION

1. Defina circuito secuencial asncrono.
2. Qu es un biestable?
3. Muestre la implementacin de un Flip-Flop T utilizando un biestable
JK
4. Cuntos bits puede almacenar un registro de 8 biestables?
5. Implemente un contador asncrono con mdulo 12.


LECCIN 5: RIESGOS O AZARES

AZARES

Un aspecto muy importante a considerarse dentro del anlisis transitorio de los
circuitos consiste en deducir las transiciones que tendrn lugar en sus estados.
Sera lgico pensar que para cada cambio de las seales de entrada, debera existir
como mximo un cambio en cada seal de salida (si tuviese que cambiar su valor
lgico) o ninguno (si no tuviese que cambiar dicho valor). No obstante esto no se
produce en la mayora de los casos reales.

El principal error consiste en suponer que se pueden producir cambios simultneos
de las diferentes seales del circuito. Como podemos apreciar en la figura 2.31, las
seales no llegan de forma simultnea a todas las partes del circuito debido a los
diferentes retrasos de cada puerta utilizada. Podemos apreciar que las seales de
entrada al circuito han cambiado simultneamente, pero a la puerta C no llegan los
cambios de forma simultnea, sino que el cambio de X1 llega antes. Luego la
puerta C realizar dos operaciones en lugar de una, como era de esperar.

X
1
X
11
X
1

T
A
T
A

X
11

X
2
T
B

T
C

X
21

X
2

T
B

X
21

Figura 2.31. Imposibilidad de tener transiciones simultneas en ms de una seal
digital.

Estos retrasos no son controlados ya que adems de la funcin lgica, dependen
de otros muchos factores, tanto internos (dispositivos parsitos) como externos
(temperatura). Adems, la insercin de las seales de entrada (ya sea por un
operador humano, mecnico o electrnico) no garantiza que se puedan producir
cambios simultneos de seales, sino todo lo contrario (debido a la no idealidad de
los operadores).

Por lo tanto, estas transiciones no consideradas son de gran importancia, ya que
nos pueden conducir a situaciones errneas, y no necesariamente de forma
transitoria. Si dicho circuito se comporta como entrada de otro, puede que una
situacin anmala produzca que la situacin inicial no sea la correcta, obteniendo

un comportamiento diferente al deseado. Adems, cuanto ms transiciones sean
necesarias para la estabilizacin del circuito, quiere decir que el circuito consumir
ms potencia (la energa necesaria para llevar a cabo su operacin por unidad de
tiempo); este parmetro cobra cada vez ms importancia con el auge de los
sistemas sin cable. Por lo tanto,
Se denomina azar a cualquier desviacin del comportamiento esperado,
potencial o real, de un circuito de conmutacin cuando sufre un cambio en sus
entradas.

Las desviaciones potenciales, no reales, se siguen considerando azares debido a
que el comportamiento de un circuito (y en mayor grado, su rgimen transitorio)
puede depender de las condiciones de operacin en la que se encuentre el circuito,
como son la temperatura de operacin, la vida de los dispositivos, etc. A una
determinada temperatura, no se observa la presencia del azar, pero si se altera
dicha temperatura, los retrasos de las puertas pueden variar, ocasionando la
presencia del azar.

Supongamos que queremos pasar de la combinacin 000 a la 110 en la funcin
con las tablas de combinaciones de la figura 2.32. Como hemos visto antes, no
podemos cambiar ms de una seal de forma simultnea; luego primero debemos
cambiar una seal de entrada y luego la otra. Si tenemos en cuenta este
razonamiento, la salida pasar por un valor 0 sin que nosotros esperemos este
nivel. Por lo tanto, este pulso, mostrado en la figura 2.32, ser considerado un azar,
por la razn de que no es esperado.

Figura 2.32. Ejemplo de azar de funcin
Una vez que hemos detectado la presencia de azares, la cual va a reducir las

prestaciones del diseo, tenemos que obtener las causas de estos azares. Como
ya hemos dicho la causa principal de los azares es la imposibilidad de tener
cambios simultneos de ms de una seal. As, una primera causa son los cambios
simultneos de las seales de entrada, que debido a la funcin lgica
implementada provocar un azar.

Los azares provocados por la funcin lgica en s misma se denominan azares de
funcin.

Un ejemplo de azar de funcin es el mostrado en el ejemplo anterior. En ese
ejemplo, el azar era debido a que para llegar a la combinacin final se deba pasar
por otras combinaciones en las que la salida tomaba un valor diferente.

Una forma sencilla de evitar los azares de funcin ser imponer la restriccin de no
permitir cambios simultneos de seales de entrada. Con esta medida, la transicin
desde 000 a 110 no sera permitida y tendramos que elegir alguno de los dos
caminos anteriores. El comportamiento sera el mismo pero con la salvedad de que,
en caso de elegir el primer camino (donde se obtiene la presencia del azar), el
pulso de bajada es esperado y ya no sera considerado azar.

Hasta ahora slo hemos tratado las seales de entrada, no obstante, en un circuito
existen tres tipos de seales: entrada, salida e internas. La imposibilidad de
cambiar simultneamente ms de una seal interna producir un comportamiento
similar, aunque solamente se haya cambiado una seal de entrada. La funcin
anterior puede tener la implementacin mostrada en la figura 2.33.

Vamos a estudiar la transicin 011 a 001. En esta transicin slo cambia la
seal B, por lo que no existirn azares de funcin. No obstante, podemos apreciar
que se tiene que producir una transicin simultnea de las seales N2 y N3. Como
esto no es posible, se producir un azar en la seal N4 que se transmitir a la
salida.

Si estudiamos la transicin 111 a 101, podemos apreciar que no existirn azares
de funcin, ya que al igual que antes slo se produce el cambio de una sola seal
de entrada. No obstante se deberan producir una transicin simultnea en las
seales N2, N3 y N5. Como esto no es posible, se producir un azar en la seal N4
(debido a la transicin de N2 y N3) que se unir a otro en la salida (debido al azar
de N4 y a N5).

Estos ltimos azares no son debidos a la funcin lgica, sino al circuito lgico que
implementa la funcin lgica.

Los azares provocados por la implementacin lgica del circuito se denominan
azares lgicos.


En este caso se aprecia ms claro que la no simultaneidad de las transiciones se
debe a los retrasos de las puertas utilizadas y a su interconexin.

En el ejemplo anterior, hemos observado dos comportamientos diferentes. La
diferencia radica en que la seal de salida, al alcanzar el estado estacionario, deba
cambiar de valor o no. Esta diferencia nos da otra clasificacin de azares:

Azares estticos.- donde la seal de salida en la que se produce el azar no
debera cambiar su estado. Este tipo de azares se debe a que dos seales que
deberan ser complementarias entre s, no lo son en un determinado intervalo
temporal dentro del estado transitorio. En nuestro caso seran N2, que debera
valer , y N3, que debera valer ; pero debido a los retrasos de las puertas se
observa que en el transitorio que ser imposible en el estado estacionario.

Figura 2.33. Ejemplo de azares lgicos.

Azares dinmicos.- donde la seal de salida en la que se produce el azar s
debe cambiar de estado. Este tipo de azares se puede ver como un azar esttico
al que se le ha aadido la transicin de una seal. En nuestro caso sera el azar
esttico producido por las seales N2 y N3, al que se le ha aadido la transicin
de la seal B a travs de N5.

Esta clasificacin es vlida tanto para azares de funcin como para azares
lgicos. Como hemos visto que la forma de eliminar los azares de funcin
consiste en prohibir cambios en varias seales de forma simultnea, de ahora en
adelante nos referiremos a azares lgicos permitiendo nicamente cambios en
una sola seal de entrada.

AUTOEVALUACION

1. A qu se denomina AZAR?
2. Diga la diferencia entre Azar esttico y Azar dinmico.

CAPTULO 3: TECNOLOGIAS PARA LA INTEGRACION DE

CIRCUITOS

INTRODUCCION

El Incremento de popularidad y de utilizacin de los dispositivos lgicos
programables o PLDs est siguiendo un proceso solamente comparable al que
hace algunos aos acompa a los microprocesadores. Los PLDs se utilizan en
casi todos los nuevos equipos electrnicos de control, industriales, de consumo,
de oficina, de comunicaciones, etc.
Desde finales de la dcada de los sesenta, los equipos electrnicos digitales se
han construido utilizando circuitos integrados de funcin lgica fija, realizados
en pequea o mediana escala de integracin. Para las realizaciones muy
complejas que exigiran un nmero elevado de circuitos integrados (CI) de
funcin fija, se utilizan circuitos diseados a medida que slo sirven para una
aplicacin. Son los llamados CI especficos a una aplicacin o ASIC (Application
Specific Integrated Circuit). Por regla general, los ASICs los producen los
fabricantes de CI con las especificaciones proporcionadas por el usuario.
Los equipos realizados con ASICs ocupan menos espacio, son ms fiables,
consumen menos energa y en grandes series resultan ms baratos que los
equipos equivalentes realizados con IC de funcin fija. Por otro lado, estos
circuitos son muy difciles de copiar.
Diferentes modalidades de ASICs son; los Circuitos a Medida (Full Custom), las
Matrices de Puertas (Gate Arrays), las Clulas Normalizadas (Standard Cell) y
los FPICs (Field Programmable Integrated Circuits); estos ltimos son circuitos
programables por el usuario final.

LECCIN 1: CIRCUITOS INTEGRADOS A MEDIDA (ASIC) DISPOSITIVOS
LOGICOS PROGRAMABLES (PLD)

Qu es la lgica programable?
La lgica programable, como el nombre implica, es una familia de componentes
que contienen conjuntos de elementos lgicos (AND, OR, NOT, LATCH, FLIP-

FLOP) que pueden configurarse en cualquier funcin lgica que el usuario
desee y que el componente soporte. Hay varias clases de dispositivos lgicos
programables: ASICs, FPGAs, PLAs, PROMs, PALs, GALs, y PLDs complejos.

ASIC
ASIC significa Circuitos Integrados de Aplicacin Especfica y son dispositivos
definibles por el usuario. Los ASICs, al contrario que otros dispositivos, pueden
contener funciones analgicas, digitales, y combinaciones de ambas. En
general, son programables mediante mscara y no programables por el usuario.
Esto significa que los fabricantes configurarn el dispositivo segn las
especificaciones del usuario. Se usan para combinar una gran cantidad de
funciones lgicas en un dispositivo. Sin embargo, estos dispositivos tienen un
costo inicial alto, por lo tanto se usan principalmente cuando es necesaria una
gran cantidad.

DISPOSITIVOS LGICOS PROGRAMABLES

Un dispositivo lgico programable, o PLD (Programmable Logic Device), es un
dispositivo cuyas caractersticas pueden ser modificadas y almacenadas
mediante programacin. El principio de sntesis de cualquier dispositivo lgico
programable se fundamenta en el hecho de que cualquier funcin booleana
puede ser expresada como una suma de productos. El dispositivo programable
ms simple es el PAL (Programmable Array Logic). El circuito interno de un PAL
consiste en un arreglo, o matriz, de compuertas AND y un arreglo de
compuertas OR. El arreglo AND es programable mientras que el OR
generalmente es fijo. Mediante una matriz de conexiones se seleccionan cuales
entradas sern conectadas al arreglo AND, cuyas salidas son conectadas al
arreglo OR y de esta manera obtener una funcin lgica en forma de suma de
productos. Una matriz de conexiones es una red de conductores distribuidos en
filas y columnas con un fusible en cada punto de interseccin.
La mayora de los PLDs estn formados por una matriz de conexiones, una
matriz de compuertas AND, y una matriz de compuertas OR y algunos, adems,
con registros. Con estos recursos se implementan las funciones lgicas
deseadas mediante un software especial y un programador. Las matrices
pueden ser fijas o programables. El tipo ms sencillo de matriz programable,
que data de los aos 60, era una matriz de diodos con un fusible en cada punto
de interseccin de la misma. En la figura 3.1 se muestran los circuitos bsicos
para la mayora de los PLDs.


Figura 3.1. Estructuras bsicas de un PLD

Matriz Genrica Programable
Una Matriz Genrica Programable (GAL, Generic Array Logic) es una
denominacin que utilizaba originalmente Lattice Semiconductor y que ms tarde
se licenci a otros fabricantes. Un GAL en su forma bsica es un PLD con una
matriz AND reprogramable, una matriz OR fija y una lgica de salida programable
mediante una macrocelda. Esta estructura permite implementar cualquier funcin
lgica como suma de productos con un nmero de trminos definido.
En los PLDs no reprogramables la sntesis de las ecuaciones lgicas se realiza
mediante quema de fusibles en cada punto de interseccin de los pines de
entrada con las compuertas.
En el caso de un GAL es bsicamente la misma idea pero en vez de estar
formada por una red de conductores ordenados en filas y columnas en las que en
cada punto de interseccin hay un fusible, el fusible se reemplaza por una celda
CMOS elctricamente borrable (EECMOS). Mediante la programacin se activa o
desactiva cada celda EECMOS y se puede aplicar cualquier combinacin de
variables de entrada, o sus complementos, a una compuerta AND para generar
cualquier operacin producto que se desee. Una celda activada conecta su
correspondiente interseccin de fila y columna, y una celda desactivada
desconecta la interseccin. Las celdas se pueden borrar y reprogramar
elctricamente. A continuacin se muestran la estructura tpica de un GAL y la
macrocelda de salida del GAL22V10.


Figura 3.2. Macrocelda de un GAL22V10
Figura 3.3. Estructura tpica de un GAL

Clases de Dispositivos Lgicos Programables
Circuitos integrados a medida.

Los Circuitos Integrados a Medida (Full Custom), se disean a peticin de un
cliente para que resuelvan una determinada aplicacin. Conllevan un alto coste
de desarrollo y su empleo slo se justifica para volmenes de produccin muy
elevados. El tiempo necesario para la construccin de un IC a medida es
considerable ya que puede oscilar de unos meses a unos aos.


Matrices de puertas.
Las Matrices de puertas (Gate Arrays) son pequeos trozos de silicio pendientes
de algn proceso de metalizacin que defina las conexiones entre un importante
nmero de puertas o transistores que poseen en su interior. Las matrices de
puertas proporcionan densidades superiores a las 100.000 puertas, con un
aprovechamiento del 80 al 90 por 100 para los dispositivos pequeos y del 40 por
100 para los grandes.
Los fabricantes de silicio ponen a disposicin de sus potenciales clientes
abundante documentacin sobre estos Gate Arrays, con una serie de macros que
pueden utilizar de forma inmediata y otras que pueden construirse ellos mismos.
Los macros son agrupaciones de un nmero de clulas bsicas que realizan
funciones comunes como; sumadores; puertas NOT, AND, NAND, NOR XOR,
etc.; latches y flip-flops S-R, J-K, D; buffer; osciladores; registros,
decodificadores, multiplexores, etc.
Junto a esta documentacin, los fabricantes aportan un software que contabiliza
el nmero de clulas bsicas utilizadas por todas las macros, sugiere el Gate
Array adecuado para la aplicacin, calcula la potencia disipada por el Gate Array
que alojar el diseo del cliente, proporciona informacin sobre los tiempos de
propagacin de las seales y permite verificar el funcionamiento del circuito.
Una vez superadas todas las etapas previas, el cliente enva la documentacin
generada al fabricante para que ste ultime los procesos de metalizacin y
fabrique un primer prototipo. El diseo con Gate Arrays puede durar semanas o
meses. Requiere un volumen alto de circuitos para justificar sus costes.

Clulas normalizadas.
Las clulas normalizadas (Standard Cell) son, en cierta forma, similares a las
matrices de puertas. Su principal ventaja sobre ellas es que en lugar de trabajar
con simples puertas o transistores, se dispone de colecciones de diferentes
partes de circuitos que han sido depurados (puertas lgicas, circuitos MSI, RAM
estticas, ficheros de registro, etctera). El usuario tiene que ensamblar estos
circuitos, verificarlos y finalmente enviar documentacin al fabricante de silicio
para el desarrollo del primer prototipo. A pesar del concepto de clula
normalizada, los perodos y los costes de desarrollo son superiores a los de las
matrices de puertas.

En las matrices de puertas slo hay que realizar la mscara final que define las
conexiones entre las puertas, mientras que en las clulas normalizadas, hay que
realizar mscaras para todos los procesos de produccin de los IC. Una vez ms,
el volumen de fabricacin deber ser los suficientemente alto como para
amortizar la inversin econmica realizada en el desarrollo.
FPICs.
Los FPICs (Field Programmable Integrated Circuits): son chips programables por
el usuario mediante programadores comerciales. El trmino FPIC tambin incluye
a los CI no destinados a las aplicaciones lgicas. Son las memorias, los
microcontroladores, los PLD (Programmable Logic Device), las FPGA (Field
Programmable Gate Array) y los ASPLD (Aplication Specific Programmable Logic
Devices).
Los FPIC ofrecen soluciones de bajo coste, de tiempo de desarrollo corto y con
menor riesgo que los circuitos a medida, las matrices de puertas y las clulas
normalizadas.
PLDs.
Los PLDs (Programmable Logic Devices) son pequeas ASICs configurables por
el usuario capaces de realizar una determinada funcin lgica. La mayora de los
PLD consisten en una matriz de puertas AND seguida de otra matriz de puertas
OR. Mediante esta estructura, puede realizarse cualquier funcin como suma de
trminos productos.
Aunque las memorias PROM, EPROM y EEPROM son PLDs, muchas veces se
las excluye de esta denominacin debido a que su contenido se define utilizando
elementos de desarrollo propios de microprocesadores, tales como;
ensambladores, emuladores y lenguajes de programacin de alto nivel. Otras
veces, cuando estas memorias se usan para realizar una funcin lgica y no para
guardar un programa de un microprocesador, se las incluye dentro del trmino
PLD.
ASPLDs.
Los ASPLDs (Application Specific Programmable Logic Devices) son PLDs
diseados para realizar funciones especficas como, decodificadores de alta
velocidad, secuenciadores, interfaces para buses particulares, perifricos
programables para microprocesadores, etc.
Partes del ASPLD son programables permitiendo la adaptacin del circuito a una
aplicacin determinada, pero manteniendo su funcin bsica; as, por ejemplo, un
decodificador lo personaliza el usuario, pero sigue siendo un decodificador. Estos

circuitos estn muy optimizados para la funcin para la que han sido diseados.
Los decodificadores slo tienen un trmino producto, carecen de puertas OR y
resultan por consiguiente muy rpidos; por otro lado, los circuitos de interface
para buses normalmente tienen un Fan-Out elevado.

FPGAs.
Las FPGAs (Field Programmable Gate Arrays) contienen bloques lgicos
relativamente independientes entre s, con una complejidad similar a un PLD de
tamao medio. Estos bloques lgicos pueden interconectarse, mediante
conexiones programables, para formar circuitos mayores. Existen FPGAs que
utilizan pocos bloques grandes (Pluslogic, Altera y AMD) y otras que utilizan
muchos bloques pequeos (Xilinx, AT&T, Plessey, Actel).
A diferencia de los PLDs, no utilizan arquitectura de matriz de puertas AND
seguida de la matriz de puertas OR y necesitan un proceso adicional de ruteado
del que se encarga un software especializado.
La primera FPGA la introdujo Xilinx en el ao 1985. La programacin de las
FPGAs de Xilinx basadas en RAM esttica es diferente a la programacin de los
PLDs. Cada vez que se aplica la tensin de alimentacin, se reprograma con la
informacin que lee desde una PROM de configuracin externa a la FPGA. Una
FPGA basada en SRAM (RAM esttica) admite un nmero ilimitado de
reprogramaciones sin necesidad de borrados previos.
En general la complejidad de una FPGA es muy superior a la de un PLD. Los
PLD tienen entre 100 y 2000 puertas, las FPGAs tienen desde 1200 a 20.000
puertas y la tendencia es hacia un rpido incremento en la densidad de puertas.
El nmero de flip-flops de las FPGA generalmente supera al de los PLD. Sin
embargo, la capacidad de la FPGA para realizar lgica con las entradas suele ser
inferior a la de los PLD. Por ello: "los diseos que precisan lgica realizada con
muchas patillas de entrada y con pocos flip-flops, pueden realizarse fcilmente en
unos pocos PLDs, mientras que en los diseos en los que intervienen muchos
registros y no se necesita generar combinaciones con un elevado nmero de
entradas, las FPGAs pueden ser la solucin ptima".

ARQUITECTURAS DE LOS DISPOSITIVOS LGICOS PROGRAMABLES
(PLDS).
Existen en la actualidad infinidad de arquitecturas diferentes de PLDs y su

nmero se incrementa da a da. Aunque resulta casi imposible hacer una
referencia completa de todos los tipos de PLDs en el mercado, en este trabajo
slo se presentarn algunas de las ms comunes y una amplia lista de las
distintas PLDs que podemos encontrar en el mercado.
Ya que generalmente los PLDs disponen de muchas entradas y resultara muy
complicado mostrarlas en un dibujo, se utiliza una representacin simplificada,
segn la cual, para las puertas AND slo se dibuja una lnea de entrada llamada
lnea producto. Esta lnea se cruza con dos lneas por cada entrada (entrada
directa
y entrada invertida), pudiendo existir un fusible en cada interseccin. Aunque slo
se dibuja una lnea de entrada por cada puerta AND, en realidad esta puerta
tiene tantas entradas como intersecciones de la lnea producto. Si en una
interseccin hay una X, significa que el fusible est intacto; s no hay una X, el
fusible esta fundido y no existe la conexin. En ocasiones, las puertas OR
tambin se dibujan con una sola entrada.
En el diagrama simplificado de la figura 3.4 aparece una matriz de puertas AND
de seis entradas, cuyas salidas estn conectadas a una puerta OR. La
interseccin de las lneas producto con las lneas de entrada forman una matriz
de puertas AND programable de 6x3 fusibles. El circuito est programado para
realizar la funcin OR exclusiva entre las entradas A y B-. La puerta AND
inferior est marcada con una X. Significa que todos sus fusibles estn intactos y
que su salida es 0. Cuando se funden todos los fusibles de una lnea producto, la
salida de la puerta AND asociada es 1.

Figura 3.4. Representacin simplificada de una funcin

PAL (Programmable Array Logic). Tambin llamados PLAs, son un tipo de
PLDs en las que se pueden programar las uniones en la matriz de puertas AND,
siendo fijas las uniones en la matriz de puertas OR (Figura 3.5). Los dispositivos
con arquitectura PAL son los ms populares y los ms utilizados, razn sta por
la que dedicamos el siguiente captulo, para analizarlos ms a fondo.

Figura 3.5.Estructura de una PAL
FPLA (Field Programmable Logic Array). Es un PLD en el que se pueden
programar las uniones en ambas matrices (Figura 3.6). Son los dispositivos ms
flexibles, pero resultan penalizados en tamao y en velocidad debido a los
transistores adicionales en la matriz de puertas OR. Se utilizan
fundamentalmente para construir mquinas de estados. Para otras aplicaciones,
las PAL resultan ms efectivas. Las PAL y las FPLA son sistemas
combinacionales incompletos porque teniendo n entradas, disponen de menos de
2n trminos producto.


Figura 3.6.Estructura de una FPLA

PROM (Programmable Read Only Memory). Es un PLD en el que las uniones
en la matriz de puertas AND es fija, siendo programables las uniones en la matriz
de puertas OR (vase Figura 3.7). Una PROM es un sistema combinacional
completo que permite realizar cualquier funcin lgica con las n variables de
entrada, ya que dispone de 2n trminos productos. Estn muy bien adaptadas
para aplicaciones tales como: tablas, generadores de caracteres, convertidores
de cdigos, etc. Generalmente las PROM tienen menos entradas que las PAL y
FPLA. Se pueden encontrar PROM con capacidades potencia de 2, que van
desde las 32 hasta las 8192 palabras de 4, 8 o 16 bit de ancho.


Figura 3.7.Estructura de una PROM

AUTOEVALUACION
1. Qu es la lgica programable?
2. Nombre las clases de PLDs
3. Qu es un clula normalizada?
4. Especifique las diferencias entre PLDs y FPGAs

LECCIN 2: DISPOSITIVOS LOGICOS PROGRAMABLES AVANZADOS
(CPLD Y FPGA)

CPLD
Un CPLD (Complex Programmable Logic Device) extiende el concepto de un PLD

a un mayor nivel de integracin ya que permite implementar sistemas con un
mejor desempeo porque utilizan menor espacio, mejoran la confiabilidad en el
circuito, y reducen costos. Un CPLD se forma con mltiples bloques lgicos, cada
uno similar a un PLD. Los bloques lgicos se comunican entre s utilizando una
matriz programable de interconexiones lo cual hace ms eficiente el uso del
silicio, conduciendo a un mejor desempeo y un menor costo. A continuacin se
explican brevemente las principales caractersticas de la arquitectura de un
CPLD.

Figura 3.8. Arquitectura Bsica de un CPLD


Matriz de Interconexiones Programables
La matriz de interconexiones programables (PIM) permite unir los pines de
entrada/salida a las entradas del bloque lgico, o las salidas del bloque lgico a
las entradas de otro bloque lgico o inclusive a las entradas del mismo. La
mayora de los CPLDs usan una de dos configuraciones para esta matriz:
interconexin mediante arreglo o interconexin mediante multiplexores.
El primero se basa en una matriz de filas y columnas con una celda programable
de conexin en cada interseccin. Al igual que en el GAL esta celda puede ser
activada para conectar/desconectar la correspondiente fila y columna. Esta
configuracin permite una total interconexin entre las entradas y salidas del
dispositivo o bloques lgicos. Sin embargo, estas ventajas provocan que
disminuya el desempeo del dispositivo adems de aumentar el consumo de
energa y el tamao del componente.
En la interconexin mediante multiplexores, existe un multiplexor por cada
entrada al bloque lgico. Las vas de interconexin programables son conectadas
a las entradas de un nmero de multiplexores por cada bloque lgico. Las lneas
de seleccin de estos multiplexores son programadas para permitir que sea
seleccionada nicamente una va de la matriz de interconexin por cada
multiplexor la cual se propagara a hacia el bloque lgico. Cabe mencionar que no
todas las vas son conectadas a las entradas de casa multiplexor. La rutabilidad
se incrementa usando multiplexores de mayor tamao, permitiendo que cualquier
combinacin de seales de la matriz de interconexin pueda ser enlazada hacia
cualquier bloque lgico. Sin embargo, el uso de grandes multiplexores
incrementa el tamao de dispositivo y reduce su desempeo.

Bloques Lgicos
Un bloque lgico es similar a un PLD, cada uno pose un arreglo de compuertas
AND y OR en forma de suma de productos, una configuracin para la distribucin
de estas sumas de productos, y macroceldas. El tamao del bloque lgico es una
medida de la capacidad del CPLD, ya que de esto depende el tamao de la
funcin booleana que pueda ser implementada dentro del bloque. Los bloques
lgicos usualmente tienen de 4 a 20 macroceldas.


Figura 3.9. Estructura de un Bloque Lgico en dispositivos de las familias
MAX340 y MAX5000

Distribucin de Productos
Existen pequeas diferencias en cuanto a las matrices de productos, esto
depender del CPLD y del fabricante. Obviamente el tamao de las sumas sigue
siendo el factor ms importante para la implementacin de funciones booleanas.
Cada fabricante distribuye los productos de diferente forma. La familia MAX de
CPLDs fue desarrollada por Cypress Semiconductor junto con Altera Corporation,
siendo los primeros en sacar al mercado unan familia de CPLDs. Altera la llam
MAX5000 y Cypress por su parte la clasific como MAX340. En un dispositivo
como el 22V10 tenemos que la suma de productos es fija por cada macrocelda -
8, 10, 12, 14 o 16 -, en la familia MAX se colocan 4 productos por macrocelda los
cuales pueden ser compartidos con otras macroceldas. Cuando un producto
puede ser nicamente utilizado por una macrocelda se le conoce como termino -
producto dirigido, y cuando estos pueden ser utilizados por otras macroceldas se
le llama termino - producto compartido. Mediante estos productos compartidos se
mejora la utilizacin del dispositivo, sin embargo, esto produce un retardo
adicional al tener que retroalimentar un producto hacia otra macrocelda y con

esto disminuye la velocidad de trabajo del circuito. La forma en que son
distribuidos los productos
repercute en la flexibilidad que proporciona el dispositivo para el diseador.
Adems, que estos esquemas proporcionan tambin flexibilidad para los
algoritmos del programa de sntesis que es el que finalmente selecciona la mejor
forma en que deben ser distribuidas las funciones.

Figura 3.10. Distribucin de Productos en dispositivos de
las familias MAX340 y MAX5000

Macroceldas
Las macroceldas de un CPLD son similares a las de un PLD. Estas tambin
estn provistas con registros, control de polaridad, y buffers para salidas en alta
impedancia. Por lo general un CPLD tiene macroceldas de entrada/salida,
macroceldas de entrada y macroceldas internas u ocultas (buried macrocells), en
tanto que un 22V10 tiene solamente macroceldas de entrada/salida. Una
macrocelda interna es similar a una macrocelda de entrada/salida, slo que esta
no puede ser conectada directamente a un pin de salida. La salida de una
macrocelda interna va directamente a la matriz de interconexin programable. A
continuacin se muestra la estructura bsica de las macroceldas de
entrada/salida y macroceldas ocultas para dispositivos de la familia FLASH 370
de Cypress Semiconductors.


Figura 3.11. Macroceldas de entrada/salida y macroceldas ocultas en
dispositivos de la familia FLASH 370

Las macroceldas de entrada, como la que se muestra en la figura 3.11, son
utilizadas para proporcionar entradas adicionales para las funciones booleanas.
En el diagrama se muestra la macrocelda de entrada de la familia FLASH 370.
En general las macroceldas de entrada incrementan la eficiencia del dispositivo al
ofrecer algunos registros adicionales con los que se pueden almacenar el valor
del pin de entrada, lo cual puede ser til al momento de obtener las funciones
booleanas.


Figura 3.12. Macrocelda de entrada en dispositivos de la familia FLASH 370

Celda de entrada/salida
En la figura 3.12se puede apreciar una celda de entrada/salida, que bien podra
considerarse parte del bloque lgico, pero no necesariamente tienen que estar a
la salida de un bloque lgico. La funcin de una celda de entrada/salida es
permitir el paso de una seal hacia dentro o hacia el exterior del dispositivo.
Dependiendo del fabricante y de la arquitectura del CPLD estas celdas son
pueden ser consideradas o no consideradas parte del bloque lgico.

FPGA
La arquitectura de un FPGA (Field Programmable Gate Array) consiste en
arreglos de varias celdas lgicas las cuales se comunican unas con otras
mediante canales de conexin verticales y horizontales como se muestra en la
siguiente figura.

Figura 3.13. Arquitectura bsica de un FPGA

Cada celda lgica es similar a los bloques lgicos de un CPLD. La estructura de
las celdas lgicas y las formas en que estas pueden ser interconectadas, tanto
salidas como entradas de la celda, varan de acuerdo al fabricante. En general
una celda lgica tiene menos funcionalidad que la combinacin de sumas de
productos y macroceldas de un CPLD, pero como cada FPGA tienen una gran
cantidad de celdas lgicas es posible implementar grandes funciones utilizando
varias celdas lgicas en cascada.
Adems de las celdas lgicas tambin es importante la tecnologa utilizada para
crear las conexiones entre los canales, las ms importantes son las siguientes.

Antifuse
Al igual que la tecnologa PROM son programables una sola vez y utilizan algo
similar a un fusible para realizar las conexiones, una vez que es programado ste
ya no se puede recuperar. Al contrario que un fusible normal, estos anti - fusibles
cuando son programados producen una conexin entre ellos por lo que
normalmente se encuentran abiertos. La desventaja es que no son reutilizables
pero por el contrario disminuyen considerablemente el tamao y costo de los
dispositivos.
SRAM
Celdas SRAM son implementadas como generadores de funciones para simular
lgica combinacional y, adems, son usadas para controlar multiplexores e
interconectar las celdas lgicas entre si (similar a un CPLD).

Celdas Lgicas
La estructura de las celdas lgicas se ve fuertemente influida por la tecnologa
utilizada para fabricar el FPGA. Un FPGA que tiene una gran cantidad de canales
de interconexin tiende a tener pequeas celdas lgicas con muchas entradas y
salidas en comparacin con el nmero de compuertas que tiene la celda, este
tipo de FPGAs generalmente utilizan tecnologa Antifuse.
Un FPGA que tiene una estructura pequea en canales de interconexin tiende a
tener grandes celdas lgicas con pocas entradas y salidas en comparacin con el
nmero de compuertas que hay en la celda. Este tipo de FPGA generalmente
est hecho con tecnologa SRAM.


Una arquitectura con celdas lgicas pequeas nos permite utilizar totalmente los
recursos del dispositivo. Sin embargo, si las celdas lgicas son demasiado
pequeas entonces sucede que tendremos que utilizar un gran nmero de estas
en cascada para poder implementar funciones booleanas grandes, lo cual afecta
porque cada celda lgica en cascada agrega un tiempo de retardo en la funcin
implementada.
Cuando el tamao de la celda lgica es grande sucede lo contrario. En este tipo
de celdas lgicas es posible utilizar un gran nmero de compuertas por lo que
podemos implementar funciones booleanas de varios trminos con pocas celdas
lgicas. El que el tamao de la celda sea grande no afecta la frecuencia mxima
de trabajo porque estamos hablando de que existe un gran nmero de
compuertas que pueden ser usadas en la funcin al mismo tiempo, siendo el
mismo tiempo de retardo para todas. En cambio cuando la celda lgica tiene
pocas compuertas es necesario utilizar las compuertas de otra celda para poder
implementar la misma funcin y se acumula el tiempo de retardo de las
compuertas de la otra celda. Sin embargo, cuando las funciones son pequeas
en comparacin con el tamao de la celda no es necesario utilizar todas las
compuertas de la celda, por lo que este tipo de celdas no son precisamente las
ms indicadas para desempear pequeas funciones.
La tecnologa SRAM y Antifuse son comnmente utilizadas por la mayora de los
fabricantes. La tecnologa SRAM es utilizada por Altera, Lucent Technologies,
Atmel, Xilinx y otros. La tecnologa ANTIFUSE es utilizada por Cypress, Actel,
QuickLogic, y Xilinx.
A continuacin se muestran varias celdas lgicas con diferentes nombres de
acuerdo al fabricante.

Figura 3.14. Bloque Lgico Configurable de la familia XC4000 de Xilinx, Inc.

Figura 3.15. Modulo Lgico de la familia ACT3 de Actel Corporation


Figura 3.16. Elemento Lgico de la familia APEX20K de Altera Corporation

AUTOEVALUACION

1. Esboce la arquitectura bsica de un CPLD.
2. Comente acerca de la arquitectura de un FPGA .
3. Explique el uso del trmino Antifuse.
4. Mencione los principales fabricantes de FPGAs

LECCIN 3: CARACTERISTICAS ESPECIALES

Los PLDs estn situados en una zona intermedia entre los dispositivos a medida
y la lgica de catlogo formada por los CI de funcin fija. Tienen casi todas las
ventajas de los ASICs sin estar penalizados por un costo elevado para pequeas
series. Adems el ciclo de diseo con PLDs es mucho ms rpido que los de las
matrices de puertas o las clulas normalizadas. En determinadas aplicaciones,
un PLD puede sustituir desde unos pocos hasta unas decenas de IC de funcin
fija, mientras que los grandes ASICs pueden sustituir a cientos e incluso miles de
IC. En ocasiones, los PLD se utilizan para realizar prototipos que posteriormente
se llevarn a un ASIC ms complejo.
El trabajo con PLDs proporciona: facilidad de diseo, prestaciones, fiabilidad,
economa y seguridad.
Facilidad de diseo
Las herramientas de soporte al diseo con PLDs facilitan enormemente este
proceso. Las hojas de codificacin que se utilizaban en 1975 han dejado paso a
los ensambladores y compiladores de lgica programable (PALASM, AMAZE,
ABEL, CUPL, OrCAD/PLD, etc.). Estas nuevas herramientas permiten expresar la
lgica de los circuitos utilizando formas variadas de entrada tales como;
ecuaciones, tablas de verdad, procedimientos para mquinas de estados,
esquemas, etc. La simulacin digital posibilita la depuracin de los diseos antes
de la programacin de los dispositivos. Todo el equipo de diseo se reduce a un
software de bajo coste que corre en un PC, y a un programador.
Prestaciones
Los PLDs TTL que hay en el mercado tienen tiempos de conmutacin tan rpidos
como los circuitos integrados de funcin fija ms veloces. Los PLDs ECL son
todava ms rpidos. Sin embargo, el incremento de velocidad obtenido con los
dispositivos CMOS, que ya han igualado o superado en prestaciones a los
dispositivos TTL, est provocando el abandono de la tecnologa bipolar por parte
de los fabricantes. En cuanto al consumo de potencia, los PLDs generalmente
consumen menos que el conjunto de chips a los que reemplazan.
Fiabilidad
Cuanto ms complejo es un circuito, ms probabilidades hay de que alguna de
sus partes falle. Puesto que los PLDs reducen el nmero de chips en los
sistemas, la probabilidad de un fallo disminuye. Los circuitos impresos con menor
densidad de IC son ms fciles de construir y ms fiables. Las fuentes de ruido
tambin se reducen.


Economa
En este apartado, hay aspectos que resultan difciles de cuantificar. Por ejemplo,
los costes de prdida de mercado por una introduccin tarda de un producto.
Otros son ms claros, por ejemplo, la reduccin del rea de las placas de circuito
impreso obtenida gracias a que cada PLD sustituye a varios circuitos integrados
de funcin fija. Muchas veces se consigue reducir el nmero de placas de circuito
impreso economizndose en conectores. La reduccin de artculos en almacn
tambin aporta ventajas econmicas.
De la misma manera que para altos volmenes de produccin las memorias ROM
resultan de menor coste que las EPROM, las HAL (Hard Array Logic) o PLDs
programados por el fabricante proporcionan ahorros adicionales en grandes
cantidades.
Seguridad
Los PLDs tienen fusibles de seguridad que impiden la lectura de los dispositivos
programados, protegiendo los diseos frente a copias.
Adems de los puntos mencionados, podemos aadir que los PLDs facilitan el
ruteado de las placas de crculo impreso debido a la libertad de asignacin de
patillas que proporcionan. Permiten realizar modificaciones posteriores del diseo
y en ocasiones hacen posible la reutilizacin de circuitos impresos con algunos
fallos, mediante una reasignacin de los PLDs.
Cmo se catalogan los PLDs.
Si consultamos las hojas de datos de una PALCE16V8H-20, encontramos claves
que permiten extraer valiosa informacin del nombre del dispositivo. La
informacin incluida en el nombre nos indica:
PAL Programmable Array Logic.
CE C-MOS Electrically Erasable.
16V8
16 Entradas a la matriz de puertas AND y ocho
salidas.
H Half Power (lec = 90 mA).
20 Tiempo de propagacin = 20 nsg.

Consumo de corriente en los PLDs
En la fabricacin de PLDs se utiliza tecnologa bipolar TTL o ECL y tecnologa
CMOS. Los dispositivos bipolares son ms rpidos y consumen ms que los
dispositivos CMOS. Actualmente los PLDs bipolares presentan retardos de
propagacin inferiores a 7 nsg y los consumos tpicos rondan los 100-200 mA
para un chip con 20-24 patillas.
Mientras los PLDs bipolares slo pueden programarse una vez, la mayora de los
PLDs CMOS son reprogramables y permiten una fcil verificacin por parte del
usuario. A los PLDs CMOS borrables por radiacin ultravioleta se les denomina
EPLD y a los borrables elctricamente se les conoce por EEPLD. Los EEPLD con
encapsulados de plstico son ms baratos que los EPLD provistos de ventanas
de cuarzo que obligan a utilizar encapsulados cermicos.
Tambin existen las PALCE16V8Q (Quarter Power Icc = 55 mA) y las
PALCE16V8Z (Zero Power) con un bajsimo consumo esttico de potencia.
Acostumbrados a trabajar con dispositivos CMOS con un consumo prcticamente
nulo a frecuencia cero, resulta sorprendente una PAL CMOS con un consumo de
90 mA a la mxima frecuencia de operacin (15 Mhz), pero que todava tendr un
consumo apreciable a frecuencia cero. En la actualidad, solamente una pequea
fraccin de los PLDs del mercado se anuncian como Zero Power.
La razn de estos consumos reside en que no existe una clula de memoria
EPROM o EEPROM que sea verdaderamente CMOS. La mayora de los PLDs
CMOS se construyen con un ncleo programable de transistores N-MOS, y
solamente las entradas y las salidas del PLD utilizan drivers CMOS. La matriz de
transistores NMOS precisa de una alimentacin continua (Figura 3.17), para
poder responder con rapidez.

Figura 3.17. Trmino producto de un PLD

Para rebajar los consumos de la matriz de transistores NMOS se utilizan dos
tcnicas.

La primera de ellas consiste en dotar al PLD de una patilla o fusible de control de
consumo de potencia (patilla o fusible Power Down), que quita la alimentacin a
la matriz de transistores cuando el PLD se encuentra fuera de servicio,
proporcionando un menor consumo de potencia. Tiene los inconvenientes de que
la puesta en funcionamiento del PLD es ms lenta.
La segunda tcnica (Figura 3.18) coloca en las entradas de los PLDs unos
detectores de transicin de estado, que conectan la alimentacin a la matriz de
transistores durante un breve instante de tiempo despus de que una entrada
haya cambiado. Este tiempo deber permitir el cambio de las salidas y su
almacenamiento en latches, tras lo cual se puede quitar de nuevo la alimentacin
a la matriz de transistores.
El detector de transicin de estado de las entradas se obtiene metiendo a las dos
entradas de una puerta OR-exclusiva el estado de una patilla de entrada y el
estado de esa misma patilla demorada un tiempo. El tiempo de demora de las
patillas de entrada ser igual al tiempo durante el cual se mantendr la
alimentacin a la matriz de transistores. Los detectores de transicin de las
entradas y los latches de las salidas se mantienen constantemente alimentados.
El consumo de corriente de los PLDs que utilizan esta segunda tcnica aumenta
lgicamente si se incrementa la frecuencia de cambio de las entradas.

Figura 3.18. Circuito detector de transiciones

AUTOEVALUACION
1. Explique el concepto de fiabilidad en PLDs
2. Cmo se catalogan los PLDs?
3. Mencione una tcnica utilizada para rebajar el consumo en los PLD

LECCIN 4: DISPOSITIVOS ANALOGICOS PROGRAMABLES

Los circuitos anlogos programables se denominan en la literatura FPAA (Field
Progammable Analog Array). Estos circuitos son el equivalente anlogo de los
circuitos digitales FPGA (Field Programmable Gate Array).
Un circuito anlogo programable es un circuito que puede ser configurado
para implementar una variedad de funciones anlogas; el circuito consta de
un arreglo de bloques anlogos configurables (Configurable Analog Block:
CAB), una red de interconexin programable y un registro para almacenar los
bits de la configuracin de la FPAA. En la Figura 3.19 se muestra el diagrama de
bloques para un circuito FPAA.
De acuerdo a las caractersticas impuestas por el fabricante del FPAA, la
red de interconexin proporciona la ruta de interconexin entre los bloques CABs,
o entre los bloques de entrada y salida (I/O). El registro con las cadenas de bits
almacena la informacin para configurar los bloques CABs.

Figura 3.19. Diagrama de bloques para un FPAA


Terminologa

Debido a que existen diferentes fabricantes de FPAAs, una nueva terminologa
est siendo usada. Actualmente, la terminologa ms utilizada es la siguiente:

- Field Programmable Analog Array (FPAA): Un circuito integrado, el cual
puede ser programado para implementar circuitos anlogos, usando bloques
anlogos flexibles e interconexiones.
- Field Programmable Mixed Analog-Digital Array (FPMA): Un circuito
integrado, el cual contiene un FPAA y un FPGA, es tan flexible como los
bloques configurables y se puede programar para implementar circuitos de
seal mixta.
- Electrically Programmable Analog Circuit (EPAC): Un circuito FPAA
versin de IMP Inc; EPAC es una marca registrada del fabricante IMP Inc.
- Field Programmable Analog Device (FPAD): Es el nombre que utiliza el
fabricante Zetex para un FPAA.
- Totally Reconfigurable Analog Circuit (TRAC): Nombre para los circuitos
FPADs fabricados por Zetex.
- Reseau Analogique Programmable (RAP): Nombre en francs para un
FPAA.
- Configurable Analog Block (CAB): Celda analgica bsica y
programable en un FPAA.
- Field Programmable System-On-a-Chip (FIPSOC): Un chip que integra
un FPMA y un microcontrolador, este chip es comercializado por la compaa
SIDSA.

EVOLUCIN DE LOS FPAAs

Con la aparicin y evolucin de los circuitos digitales programables
(Programmable Logic Devices: PLDs), surgi la necesidad de desarrollar
circuitos integrados que permitieran programar e implementar circuitos de seal
mixta en un solo chip: es por ello que desde la dcada del ochenta hasta el
presente, varias compaas y grupos de investigacin (la mayora de ellos
pertenecientes a las universidades) han desarrollado y anunciado sus productos,
tal como se muestra en la Tabla.

Ao Compaas y Grupos de Investigacin
1988 Sivilotti (Caltech)
1990 Lee & Gulak (University of Toronto)
1990 Kawasaki Steel

1990 Pilkington Microelectronics
1994 IMP, Inc.
1994 Pierzchala & Perkowski (Portland State University)
1994 Chang et al (University of Nottingham)
1996 Embabi et al (Texas A&M University)
1996 Zetex Semiconductors Ltd.
1997 Guadet & Gulak (University of Toronto)
1997 Futura et al (Spain)
1997 Motorola
1998 Motorola e IMP, retiradas del mercado
1999 IspPAC de Lattice
1999 SIDSA FIPSOC (anunci el nuevo chip)
2000 Anadigm

AUTOEVALUACION

1. Comente la diferencia entre FPGA y FPAA
2. Defina que es un CAB

LECCIN 5: FAMILIAS DE DISPOSITIVOS ANALOGICOS

FPAAs COMERCIALES

Actualmente, tres compaas fabricantes de semiconductores producen circuitos
FPAAs. En la Tabla se muestran los FPAAs comerciales.

Fabricante Modelo Tecnologa Ancho de banda
IspPAC10
IspPAC20
550 kHz (G=1)
330 kHz (G=100)
IspPAC30 1.5 MHz
IspPAC80 500 kHz
IspPAC81 75 kHz

Lattice
IspPAC
POWR1208

UltraMOS
tiempo
continuo
-
TRAC20 4 MHz
Zetex
TRAC20LH
Bipolar
tiempo
continuo
12 MHz
AN10E40 5MHz
AN120E04
Anadigm
AN220E04
Switched
capacitor
2MHz

Circuitos FPAAs de Lattice

El elemento funcional activo bsico de los circuitos FPAAs de Lattice es el
PACell (Programmable Analog Cell) que, dependiendo de la arquitectura
especfica del circuito IspPAC, puede ser un amplificador de instrumentacin, un
amplificador-sumador u otra etapa activa elemental.

En todos los circuitos IspPAC, las celdas programables PACells se combinan
cuidadosamente para formar macroceldas anlogas o PACblocks. En este caso,
no se requiere ningn componente externo, lo cual flexibiliza la implementacin
de funciones anlogas bsicas tales como: filtrado con precisin, suma o
diferencia, ganancia o atenuacin y conversin. En la Figura 3.20, se muestra
el diagrama de bloques bsico de un PACblock.


Figura 3.20. Diagrama de bloques de un PACblock

Los circuitos IspPAC funcionan con una sola fuente de alimentacin a 5V y
ofrecen una arquitectura que es completamente diferencial desde la entrada
hasta la salida. Esto duplica la eficiencia del rango dinmico versus I/O single-
ended (voltaje de entrada). Tambin, produce un funcionamiento mejorado
con respecto a las especificaciones tales como: CMR (Comn-
Mode Rejection), PSR (Power-Supply Rejection) y THD (Total Harmonic
Distortion). Al mismo tiempo, la operacin single-ended se acomoda fcilmente.

La metodologa de diseo de programacin en el sistema (In-System
Programmable: ISP) de Lattice permite simplificar el proceso de diseo y acelerar
la implementacin del circuito anlogo. En este caso, la herramienta de diseo
PAC-Designer suministra al usuario una ventana con una interfaz grfica para
especificar fcilmente el diseo usando libreras y macros generadores de
circuitos.
La Tabla presenta los diferentes circuitos de la familia IspPAC y la respectiva
rea de aplicacin de cada uno.

Circuito
Funcin Encapsulado

IspPAC-POWR1208

Control y monitoreo de
fuentes de potencia

44-TQFP

IspPAC10

Acondicionamiento de
seal

28-SOIC
28-PDIP


IspPAC20

Lazo de control y
monitoreo

44-PLCC
44-TQFP

IspPAC30

Versatilidad anloga
front-end

24-SOIC
28-PDIP

IspPAC80
Ultra-flexible, tiempo
continuo, filtro paso
bajo de 5
to
orden con
una frecuencia de corte
programable en el
rango de 50 kHz 750
kHz

16-SOIC
16-PDIP

IspPAC81
continuo, filtro paso
bajo de 5
to
orden con
una frecuencia de corte
programable en el
rango de 10 kHz 75
kHz

16-SOIC
16-PDIP

Circuitos FPAAs de la familia IspPAC

Circuitos FPADs de Zetex

Los circuitos FPADs de Zetex son TRAC020 y TRAC020LH (versin del
TRAC020 para baja potencia).
En la Figura 3.21, se muestra el diagrama de bloques bsico del TRAC020

Figura 3.21. Diagrama esquemtico del TRAC020

El circuito TRAC se basa en una nica celda anloga configurable, la cual es
flexible a la programacin para llevar a cabo diferentes funciones tales como:
adicin, negacin, logaritmo, antilogaritmo, amplificacin, diferenciacin,
integracin, rectificacin, y seguidor de voltaje. Estas funciones son combinadas
para implementar un sistema de procesamiento de seal o acondicionamiento de
seal. Ellas tambin facilitan el uso de las tcnicas estructuradas de diseo
matemtico. En este caso, no es necesario entender muy bien la estructura de
las funciones anlogas, solo es necesario entender su funcin a nivel de sistema.

Las funciones bsicas pueden ser configuradas en cada una de las veinte celdas
interconectables entre si para facilitar el diseo y configuracin de cualquier
circuito anlogo en el chip; es decir, la configuracin es realizada digitalmente
mediante un registro de desplazamiento, mientras la seal permanece en el
dominio anlogo todo el tiempo, por lo tanto se evitan los errores de muestreo y
retardos de procesamiento hallados en soluciones equivalentes con DSP
(Digital Signal Processing).

Adicionalmente como un complemento a los TRACs, el grupo FAS (Fast Analog
Solutions) de Zetex tiene en el mercado el circuito CASIC (Computational
Application Specific Integrated Circuit) ZXF36Lxx, el cual contiene 36 celdas
anlogas las cuales se pueden configurar usando una mscara para la
metalizacin.


Circuitos FPAAs de Anadigm

El FPAA AN10E40 de Anadigm, es un dispositivo adecuado para el diseo e
implementacin de diferentes circuitos anlogos basados en usar la tcnica de
diseo SC (switched-capacitor). Este circuito dispone de macros llamados
Ipmodules, los cuales implementan las funciones de amplificacin, suma,
integracin, diferenciacin, comparacin y rectificacin, fuentes de DC (voltajes
de referencia), filtros, osciladores senosoidales, y circuitos S/H (Sample and Hold)
y T/H (Track and Hold), es decir, puede ser usado en diversas aplicaciones
tales como: filtrado de seales, implementacin de circuitos de control,
generadores de seal, etc. El chip se divide en 20 bloques anlogos
configurables (Configurable Analog Block: CAB), cada uno con un amplificador
operacional, cinco bancos de capacitores e interruptores tal como se ilustra en
la Figura 3.22.

Figura 3.22. Diagrama de bloques bsico de un CAB.

Cuatro de los bancos de capacitores se localizan entre el bloque de interconexin
interno (local routing connections) y los interruptores, y un banco de
capacitores est en el lazo de realimentacin del amp-op. En el lado izquierdo de
los bancos de capacitores existen diversas etapas de entrada (a las cuales llegan
las entradas Local Inputs) y sus salidas llegan a los bloques de interruptores, y en
el lado derecho del amp-op (OpAmp) estn las salidas del CAB.

La informacin para las interconexiones y el comportamiento de los CABs es
almacenada en el bloque SRAM, la cual es cargada durante la configuracin. El

proceso de configuracin tpicamente ocurre al energizar el circuito, pero
puede ser re-iniciado en cualquier momento. La habilidad para reconfigurar el
bloque SRAM en cualquier momento le permite al usuario gran flexibilidad para
disear un sistema.

El AN10E40 est organizada en una matriz de bloques CABs de 4x5, una red de
interconexin para el reloj, interruptores, y recursos para interconexin global y
local. Cada bloque CAB del AN10E40 (ver Figura 3.23) es programable, lo cual
permite una gran flexibilidad para disear diferentes circuitos para procesamiento
anlogo.

Figura 3.23. Diagrama de bloques de la matriz del AN10E40

La lgica para la configuracin (Configuration Logic) y el registro de
desplazamiento (Shift Register) trabajan en conjunto siempre que la configuracin
del chip este en proceso. La matriz de bloques CABs est rodeada por las celdas
anlogas I/O (Input/Output) programables, 13 en total, con dos amp-ops de
soporte. El chip tambin tiene un generador de voltaje de referencia (Vref)
programable.
Las celdas anlogas I/O son flexibles y permiten conectar directamente la
circuitera del ncleo (core) del chip con los pines de entrada o salida.
Adicionalmente, con muy pocos componentes externos se implementa fcilmente
un filtro Sallen-Key, el cual permite corregir los problemas de aliasing.

Debido a que el FPAA AN10E40 est basado en circuitos switched-
capacitor, sus seales de salida no estn libres de la presencia de
ruido, entonces la flexibilidad de las celdas I/O es importante cuando se
considera la implementacin de filtros anti-aliasing. Adicionalmente, debido a la
naturaleza misma del sistema de datos muestreados (Sampled Data System), el

cuidado que se debe tener es limitar el ancho de banda de la seal de entrada
para evitar aliasing.
Los FPAAs AN120E04 y AN220E04 pertenecen a la segunda generacin de
la familia de Anadigm (Anadigmvortex) y estn basados en una arquitectura
switched-capacitor completamente diferencial.
La arquitectura de los FPAAs AN120E04 y AN22E04 consiste de una matriz de
CABs de 2x2, una red de interconexin programable, una LTU (Look-Up Table),
cuatro celdas anlogas de entrada (una de ellas con un multiplexor para
cuatro seales de entrada), y tres celdas de salida. En la Figura 3.24, se
muestra el diagrama de bloques de la matriz para los AN120E04 y AN220E04

Figura 3.24. Diagrama de bloques de los FPAAs
AN120E40 y AN220E04

Cada una de las celdas de entrada tiene un filtro anti- aliasing programable y un
amplificador de alta ganancia con bajo offset de entrada. Las cuatro celdas CABs
pueden ser programadas a traves de la LUT, lo cual permite realizar la
implementacin de funciones arbitrarias.

La diferencia fundamental entre estos FPAAs es la programacin. El
AN120E40 es un dispositivo de bajo costo para aplicaciones de alto volumen

de produccin, sin embargo este puede ser re-programado si se activa la seal
de reinicio (reset) del chip; el AN220E04 soporta reconfiguracin dinmica (re-
programacin o actualizacin de una nueva funcin) mientras realiza un
procesamiento anlogo. El AN220E04 tiene dos tipos de memoria: la SRAM de
respaldo (Shadown) y la SRAM de configuracin. Los nuevos datos de
configuracin son almacenados en la Shadown SRAM, los cuales son
transferidos a la SRAM de configuracin en un flanco de reloj provisto para
sincronizar la actualizacin de la funcin anloga del circuito.

AUTOEVALUACION

1. Nombre 3 fabricantes de FPAAs
2. Cul es la utilidad de utilizar los circuitos IspPAC?
3. Explique la configuracin de un TRAC.


ACTIVIDADES COMPLEMENTARIAS DE LA UNIDAD 1

Lecturas recomendadas:

http://www.unizar.es/euitiz/areas/aretecel/docencia/digitel/Apuntes/EDIG34bis.p
df

Realice un ensayo sobre las dos lecturas.
Ejercicio propuesto
Para realizar los siguientes problemas, se va a utilizar la herramienta
de edicin de trazados y simulacin Microwind que se encuentra disponible
en el entorno web:
http://atc2.aut.uah.es/~rico/docencia/asignaturas/informatica/lab_org_comp/la
b%20org%20computadores.html#Herramientas
Seleccione la tecnologa de 90 nm que se encuentra en el archivo
cmos90n.rul, desde el men File Select Foundry.
No se olvide en ninguno de sus diseos de polarizar el sustrato p y el pozo n.

1(a). Realice el trazado de un inversor con las siguientes caractersticas:
Las dimensiones del transistor n son W=4 , L=2 .
Las dimensiones del transistor p son W=8 , L=2 .
1(b). Cargue la salida del inversor con una capacidad de 3 fF ( ), ataque la
entrada con un pulso ( ) que comience (ts) despus de 1ns, con tiempos de
subida (tr) y bajada (tf) de 10 ps y tiempo de duracin del pulso (tp) 190 ps y
haga que la salida del inversor sea un nodo visible para la simulacin ( ).
Simule con el modelo BSim4 desde el men Simulate Using Model
BSim4. Anote los retardos de subida y bajada en la hoja de respuestas.
Pasando a la pestaa inferior Voltages and currents y comenzando de
nuevo la simulacin (botn Reset), anote de manera aproximada los valores

mximos de corriente que proporcionan el transistor p y el transistor n (si lo
considera necesario, aumente la escala hasta 500 uA).
1(c). Mida la capacidad de entrada del inversor ( ) y clic en el nodo de la
entrada) y cargue al inversor con esta capacidad. Cul sera el retardo de
una cadena de 7 inversores, si el ltimo inversor est cargado con 3 fF?
Nota: considere el retardo de un inversor como la media aritmtica del tiempo
de subida y el tiempo de bajada.

1(d). Realice el trazado de un inversor con las siguientes caractersticas:
Las dimensiones del transistor n son W=4 , L=2 .
Las dimensiones del transistor p son W=4 , L=2 .

1(e). Repita el apartado 1(b) para el inversor del apartado 1(d). Qu est
ocurriendo?

1(f). En un equipo de trabajo, se encuentran con un problema de retardo
excesivo en un diseo en el que estn distribuidos varios inversores (no
necesariamente juntos). Un ingeniero del equipo propone minimizar la
relacin W/L de los transistores de los inversores, mientras que otro propone
todo lo contrario, aumentar la relacin W/L hasta que se cumplan las
restricciones temporales. Comente las ventajas y las desventajas de cada una
de las opciones.

2(a). Realice el trazado de un inversor de tal manera que una de las
dimensiones (la anchura o la altura del trazado completo) sea lo ms pequea
posible (mximo 1 m ).

2(b). Realice el trazado de un inversor dentro de los lmites siguientes:


El inversor recibe la seal de entrada por el lado izquierdo en metal1 y
entrega la seal de salida por el lado superior tambin en metal1.

Tomando como el ejemplo el caso anterior realizar otras simulaciones para:

Familiarizarse con la herramienta.

Comprender cada uno de los conceptos que se involucran en
el proceso de fabricacin de circuitos integrados.


FUENTES DOCUMENTALES DE LA UNIDAD 1

Bar-Lev. "Semiconductors and electronic devices", Prentice Hall
International, 1984
Basic Integrated Circuit Engineering: Hamilton & Howard. Macgraw Hill
(1975) Artigas, J.I. et alter, Electrnica Digital: aplicaciones y problemas
con VHDL,
Prentice-Hall, 2002.

C.J. Savant, M. S.Roden y G.L. Carpenter. "Diseo electrnico", Addison
- Wesley Iberoamericana, 1992

D. de Cogan. "Design and technology of integrated circuits". John Wile y &
Sons 1990

Deschamps, J.P., Sntesis de circuitos digitales: un enfoque algortmico,
Ed. Thomson, 2002.

Horestein, M., Microelectrnica: Circuitos y dispositivos, Prentice Hall,
1997. Integrated Circuit Fabrication Technology: D.J. Elliot. MacGraw Hill
(1989) Introduccin a la Fsica del Estado Slido: C. Kittel. Revert (1984)
Material Handbook for Hybrid Microelectronics: J.A. King. Artech House
(1988)

Microelectronics. An integrated approach: R.T. Howe and C.G. Sodini.
Prentice
Hall (1997)

Microelectronic Devices: E.S. Yang. MacGraw Hill (1988)

M.J. Morant. "Diseo y tecnologa de circuitos integrados", Addison-Wesley
Iberoamericana, 1994

Modular series on solid state devices: Vol.1: "Semiconductor
fundamentals", R.F. Pierret, Vol.2: "The P-N junction diode", G.W.
Neudeck, Vol.3: "The bipolar junction transistor", G.W. Neudeck, Vol.4:
"Field effect devices", R.F. Pierret, Addison-Wesley Publishing Company

(1990)

Physics of Semiconductor devices: S.M. Sze. J. Wiley & Sons

Quick Reference Manual for Silicon Integrated Circuit Technology:
Beadle, Tsai
& Plummer. A. Wiley
(1985)

Rashid, M.H., Circuitos Microelectrnicos, Thompson,
2002.

Semiconductor Devices. Physics and Technology: S.M. Sze. John Wiley
& Sons
(198
5)

Solid State and Semiconductor Physics: J. McKelvey. Harper & Row
(1970)


UNIDAD 2
Nombre de la Unidad
METODOLOGIAS DE DISEO
Introduccin En este captulo abordaremos el tema del diseo de
circuitos y sistemas integrados desde el punto de vista
metodolgico. Es decir, se presentarn las tcnicas y
mtodos ms habituales utilizados cuando se aborda el
diseo de un circuito microelectrnico y las
herramientas que el diseador tiene a su disposicin. El
problema del diseo de un sistema integrado como los
que hoy en da podemos encontrar es tan complejo que
la primera metodologa consiste en la estructuracin y
jerarquizacin del sistema, de forma que su diseo
pueda ser abordado por partes. Adems, debido a la
gran cantidad de variables que se deben controlar, es
necesario enfrentarnos al diseo a diferentes niveles de
abstraccin, lo que nos permite reducir la cantidad de
informacin que es necesario manejar en cada
momento. Vamos a dedicarnos a este aspecto en el
siguiente apartado y posteriormente nos centraremos
en los ujos de diseo habituales (ascendente y
descendente), con respecto a la jerarqua. Trataremos
de proporcionar una lista exhaustiva de las variables de
diseo y los escenarios ms habituales en relacin con
los distintos niveles y fases del proceso de diseo.
Justificacin El estudiante de tecnologa e ingeniera electrnica debe
conocer la importancia que tiene la metodologa de
diseo microelectrnica dentro de la ingeniera, que le
permitir adquirir herramientas y destrezas en el diseo
de microcircuitos. En la Unidad 2 se presentan la
metodologa de diseo, los lenguajes de descripcin y la
testabilidad de circuitos integrados.
los diversos contenidos y los contextualice a su entorno.
Intencionalidades
Formativas
Introducir las metodologas de diseo
microelectrnico tomando contacto con las
principales herramientas necesarias para abordar
la complejidad actual de los circuitos integrados.
Realizar diseos y llevarlos al campo real mediante
el uso de dispositivos lgicos programables.
Identificar claramente las
herramientas de ayuda al diseo.

Manejar los conceptos bsicos de descripcin
VHDL
Aplicar el proceso de validacin y prueba de
circuitos integrados.

Denominacin de
captulos
Captulo 4: Metodologas de Diseo.
Captulo 5: Lenguajes de Descripcin Hardware.
Captulo 6: Test de Circuitos Integrados.

CAPTULO 4: METODOLOGIAS DE DISEO

LECCIN 1: NIVELES DE ABSTRACCIN Y REPRESENTACIONES DE UN
CIRCUITO MICROELECTRNICO

Antes de comenzar a abordar el diseo de un sistema es necesario contar con
una forma de expresarlo que nos permita escribir sus especicaciones, describir
su estructura, introducirlo en un equipo informtico para su proceso automtico,
documentarlo, etc. La descripcin de un sistema en general, y de un circuito o
sistema microelectrnico en particular, se basa en tres procesos: la
jerarquizacin, la abstraccin y la representacin. El concepto de jerarquizacin,
consiste en la subdivisin del sistema en bloques de forma recursiva para
conseguir que el nivel de complejidad de cada parte sea abordable, ya que en la
mayora de los casos tratar todo el sistema de forma unitaria es imposible. No
obstante, para determinar algunos aspectos ser necesario manejar bloques de
complejidad considerable y es por ello que deberemos describir el sistema de
forma que sea posible manejar la informacin justa y necesaria y descartar los
detalles que no necesitamos. En otros casos ser necesario tener en cuenta
todos los detalles y la informacin disponible, pero entonces deberemos
centrarnos por separado en partes pequeas del sistema cuyo nivel de
complejidad sea tratable. Este proceso es el que denominamos abstraccin.

Todo sistema electrnico, y los circuitos integrados en particular, no son otra
cosa, en denitiva, que sistemas fsicos compuestos por distintos materiales
cuyas propiedades elctricas (y en algunos casos mecnicas, qumicas o
trmicas) se utilizan para representar y procesar informacin. A pesar de ello, no
sera viable abordar el diseo de uno de estos sistemas completos a este nivel
fsico, dada la complejidad del aparato matemtico que necesitaramos y la
cantidad de variables a tener en cuenta. No obstante, este tipo de metodologa
nos permite la representacin ms exacta posible del sistema. Para reducir la
cantidad de informacin manejada, se recurre al proceso de abstraccin, por el
cual se denen un conjunto reducido de propiedades y elementos del sistema
mediante los cuales es factible abordar el problema de su diseo, especicacin
e implementacin. Este proceso de abstraccin se concreta en la estructuracin a
distintos niveles de abstraccin del sistema (o sus partes), desde el nivel fsico, el
ms fundamental, pero tambin en el que la representacin del sistema es ms
exacta, hasta el nivel de arquitectura, en el que puede llegar a describirse el
sistema completo, pero en el que no se tiene informacin sobre muchas de las
propiedades denidas en los niveles inferiores.

La estructuracin del diseo en diferentes niveles de abstraccin est
ntimamente ligada a su estructuracin jerrquica. Es decir, el sistema total
probablemente slo pueda abordarse en un nivel elevado de abstraccin,
mientras que los distintos bloques o sub-bloques podrn disearse a niveles de
abstraccin inferiores, a medida que su complejidad se reduzca. Las partes ms

pequeas del sistema podran llegar a disearse a nivel fsico si fuera necesario
optimizar determinadas variables que slo pueden ser abordadas a este nivel,
como veremos ms adelante.

Entre el nivel fsico y el nivel ms alto de abstraccin, al que llamaremos aqu
nivel de arquitectura, existen una serie de niveles ms o menos aceptados como
tpicos: el nivel elctrico y el nivel lgico. Este ltimo nivel, cuyo nombre proviene
de los circuitos digitales, no es muy apropiado para el entorno analgico. Vamos
a considerar en este texto que el nivel de abstraccin equivalente en los circuitos
analgicos al nivel lgico sera el nivel de macromodelo. Como vemos, cada nivel
se caracteriza por una forma de describir los circuitos y un conjunto de variables,
de las que hablaremos en un apartado posterior.

Independientemente del nivel al que se encuentre descrito el sistema, existen dos
formas de representarlo, a las que llamaremos representaciones o vistas. La
primera de estas dos formas se denomina vista estructural, en la que el sistema
se describe utilizando la interconexin de bloques o componentes con funciones y
propiedades conocidas, o bien, formados a su vez por bloques de niveles
inferiores de la jerarqua. La segunda es la vista funcional o comportamental, en
la que el sistema se describe no por su estructura, sino por su funcin, utilizando
ecuaciones matemticas, curvas, algoritmos, tablas, etc. Cualquier elemento del
sistema puede representarse de ambas formas (funcional o estructuralmente) y
existen mecanismos para obtener una representacin a partir de la otra, como
veremos a continuacin.
Podra hablarse de una tercera forma de describir el sistema a la que
denominaremos vista fsica o implementacin, que no es ms que el aspecto real
que tendr el sistema o circuito una vez fabricado. La Tabla 4.1 resume todo lo
dicho en este apartado con ejemplos de representaciones o vistas de un sistema
o de sus partes para cada nivel de abstraccin. En la tabla est implcita la
relacin entre nivel de abstraccin y nivel jerrquico, ya que las partes ms
sencillas del sistema se representan a niveles bsicos (fsico o elctrico) y las
ms complejas (i.e. el sistema en su conjunto) a niveles superiores.


Tabla 4.1 Niveles de abstraccin y ejemplos de elementos utilizados en las
representaciones del diseo en las distintas vistas

DIAGRAMA DE LA Y Y PROCEDIMIENTOS INVOLUCRADOS EN EL DISEO

La clasicacin realizada en el sub-apartado anterior puede representarse de
forma grca mediante un diagrama en forma de Y introducido por Gajski y Kuhn
en los aos 80. Este diagrama se ha utilizado en un principio nicamente para
representar sistemas digitales

Figura 4.1 Diagrama de la Y a) para sistemas digitales; b) anlogos

En el diagrama de la Y de la Fig. 4.1 se indica para cada nivel de abstraccin el
nivel de complejidad jerrquico relacionado. En cada nivel los distintos bloques se
representan a partir de los elementos indicados en la Tabla 4.1.
En la vista estructural cada representacin en un nivel se desdobla en su
estructura interna (esquemtico) (i.e. el circuito elctrico mediante el que se
implementa una determinada funcin lgica bsica) y un smbolo que indica
nicamente las entradas y salidas del mismo y que en un nivel de abstraccin o
de jerarqua superior permite ser conectado con otros mdulos. Por ello, mientras
que en la Tabla 4.1 se indica que para el nivel elctrico, estructuralmente, el
diseo se compone de dispositivos electrnicos (i.e. MOS, L, C, R), en el
diagrama de la Y de la Fig. 4.1, a nivel elctrico, aparecen las puertas lgicas y
los biestables, como smbolos que encapsulan esta estructura para ser utilizada
en el nivel superior.

A partir del diagrama de la Y pueden denirse una serie de procedimientos
usuales en el entorno de diseo que nos permiten, ya sea manualmente, o
mediante el uso de herramientas informticas de ayuda al diseo, la traduccin
de una representacin a otra o el paso de un nivel de abstraccin a otro. Estos
procesos se encuentran esquematizados en la Fig. 4.2. y son:

. Abstraccin: procedimiento consistente en traducir un sistema desde un nivel
inferior, ms detallado, a un nivel superior, menos detallado. Aplicable en
cualquier vista de diseo.

. Refinamiento: procedimiento opuesto a la abstraccin mediante el cual se
obtiene una descripcin ms detallada y completa de un sistema a partir de su
descripcin en un nivel superior. En la vista estructural este procedimiento
coincidirIa con la descripcin detallada de los niveles inferiores de jerarqua a
partiendo de los superiores, aunque tambin es aplicable a las otras dos vistas
del diseo.

. Sntesis: a cualquier nivel de abstraccin; este procedimiento se utiliza para
traducir una representacin funcional en su equivalente estructural. Dado que en
la mayora de los casos las soluciones no son nicas, se deben aplicar unos
criterios de sntesis que nos permitan optar por la solucin que ms nos interese
en nuestra aplicacin concreta.

. Anlisis: es el proceso inverso a la sntesis y consiste en encontrar una
descripcin funcional o abstracta para un sistema descrito estructuralmente. Su
principal uso es el de comprobar que una estructura obtenida mediante un
proceso de diseo complejo se comporta de acuerdo a la descripcin funcional
original del mismo (sus especicaciones).

. Optimizacin: es un proceso local a cada nivel de abstraccin en el que se
intenta encontrar la descripcin del sistema a ese mismo nivel que maximice o
minimice una serie de criterios o variables de diseo. Mediante este

procedimiento no se pasa de una vista a otra del sistema ni se cambia de nivel de
abstraccin.

. Generacin: consiste en la obtencin de la implementacin real de una
estructura determinada. En la mayora de los casos supone descender un nivel
de abstraccin y pasar de una representacin estructural a una fsica. Un ejemplo
seria la obtencin de las mscaras de un circuito a partir de su esquema elctrico
o la obtencin de ese esquema elctrico a partir de su descripcin mediante
ecuaciones booleanas.

. Extraccin: proceso inverso al anterior. Dos ejemplos usuales de ese
procedimiento son la extraccin de componentes parsitos a partir del diagrama
de mscaras, que se aaden a la descripcin a nivel elctrico del circuito (su
esquemtico), y la extraccin de retardos a partir del esquemtico elctrico para
ser utilizados en el nivel lgico. Otro ejemplo seria la extraccin de un modelo
funcional a partir del diagrama de bloques elctrico para una macrocelda
analgica.

Todos estos procedimientos forman parte del ujo de diseo del que hablaremos
ms adelante. Haciendo una analoga informtica, serian las instrucciones que se
utilizan en el algoritmo de diseo. Estos procedimientos pueden realizarse hoy en
da de forma automtica en la mayora de los casos. El esfuerzo del diseador se
centra, pues, en la descripcin inicial del sistema y la denicin de las variables
que desea optimizar en cada fase del proceso. No obstante, algunas de las
etapas ser necesario realizarlas de forma manual en el peor de los casos, y
guiando la herramienta de ayuda al diseo en el mejor caso. Veremos a
continuacin cuales son las diferentes variables que el diseador puede denir
para cada nivel de abstraccin para posteriormente centrarnos en los ujos de
diseo ms usuales en el entorno de los circuitos y sistemas integrados.


Figura 4.2. Procedimientos de los que consta el diseo de circuitos y sistemas
integrados

AUTOEVALUACION

4. Nombre los 3 procesos en los que se basa la descripcin de un

sistema microelectrnico.
5. Por qu se estructura el diseo en diferentes niveles de abstraccin?
6. Explique el diagrama de la Y
7. En qu consiste el proceso de sntesis

LECCIN 2: VARIABLES DE DISEO PARA CADA NIVEL DE ABSTRACCIN

Ya hemos visto la importancia de especicar a cada nivel de abstraccin, dentro
del proceso de diseo, el valor de los grados de libertad que tenemos, lo que
hemos venido llamando las variables de diseo. En esta leccin pretendemos dar
una lista, lo ms exhaustiva posible, de estas variables de diseo para cada nivel
de abstraccin. En muchos casos estas variables dependen del tipo de mdulo o
sistema y, por tanto, hemos procurado cubrir un nmero suciente de casos.

VARIABLES DE DISEO A NIVEL FSICO

Este es el nivel que se corresponde con la tecnologa mediante la que se
implementar el sistema. En el caso de circuitos integrados CMOS se trata de
una tecnologa basada en materiales semiconductores, aislantes y metales
dispuestos en capas en las que los elementos se interconectan tanto
verticalmente atravesando las capas aislantes como horizontalmente por medio
de pistas conductoras. Las variables que se manejan a este nivel estn
relacionadas con las propiedades de los materiales y con su forma. A este nivel el
diseador nicamente tiene control sobre el dibujo de las mscaras, por tanto la
principal variable de diseo a optimizar ser el rea ocupada por cada elemento
del sistema que repercutir en el rea global del CI.

Otra variable importante es la temperatura y su variacin dentro de la estructura
del sistema. Esta variable est relacionada con la energa disipada y por tanto
debe tenerse en cuenta tambin en el nivel elctrico.
El resto de variables dependen de la tecnologa y en general el diseador no
tiene posibilidad de modicarlas una vez se ha escogido el proceso con el que se
fabricar el CI. Denominaremos a estas variables parmetros del proceso de
fabricacin (ver tabla 4.2).

Material Elctricos Mecnicos Trmicos Geomtricos

Conductor

Aislante

Semiconductor
Resistividad,
Espesores y se-
Permeabilidad
paraciones verti-
Cte. Dielctrica,
Mdulos de
Conductividad cales.
Permeabilidad
compresibilidad.
trmica. Anchuras mnimas
Coecientes de
Resistividad
dilatacin
Calor EspecIco y separaciones

Movilidad portadores
mnimas horizon-
Concentracin de impurezas
tales

Tabla 4.2 Variables a nivel fsico derivadas del proceso de fabricacin

VARIABLES DE DISEO A NIVEL ELCTRICO

A nivel elctrico el diseo se representa por una serie de ecuaciones o circuitos
compuestos por componentes electrnicos (principalmente transistores,
resistencias, condensadores y bobinas). En este nivel las variables de diseo
estn relacionadas con las magnitudes elctricas y la evolucin temporal del
sistema.
La Tabla 4.3 muestra las variables de diseo que aparecen al trabajar a este
nivel.

Dominio Digital Analgico Ambos

Tensin

Corriente

Consumo

Tiempo

Frecuencia

Conectividad

Otros
Ganancia. CMRR

Tensiones de polarizacin
Tensin de alimentacin

Niveles lgicos
Linealidad
Tensin umbral MOS

Mrgenes de ruido
Tensiones offset
Tensiones BJTs

Sobretensiones
Corriente de conmutacin Corriente de polarizacin
Corriente de fugas Corrientes de offset
Consumo esttico Consumo polarizacin Consumo total
Consumo dinmico Rendimiento Disipacin
Retardos de propagacin Tiempos de establecimiento
Tiempos de transicin Slew-Rate
Restricciones temporales Desfases
Frecuencia del reloj
Ancho de banda

Fases del reloj
Rizados

Polos y ceros
Fan-in y Fan-out
Impedancias de entrada y salida
Ruidos de origen digital (dI/dt,
Ruidos de origen fsico

ESD

dV/dt)
Fallos realistas

(GOS,
(ruido blanco, impulsivo y Acoplamientos de ruido

1/f) por substrato

puentes, cortocircuitos)
PSRR Acoplamientos trmicos

Latch-up

Tabla 4.3 Variables de diseo a nivel elctrico.

Algunas variables deben ser abordadas a nivel fsico y elctrico conjuntamente.
Por ejemplo, la temperatura y la disipacin dependen tanto de las dimensiones de
la estructura fsica y las propiedades trmicas de los materiales como del
consumo total disipado por el circuito elctrico. Lo mismo sucede con los
acoplamientos de ruido por substrato en los que adems de las fuentes de ruido a
nivel elctrico es necesario conocer la propagacin del mismo por los materiales
semiconductores que forman el substrato de los CI. Otra de las variables de
diseo que debe abordarse uniendo los dos niveles (fsico y elctrico) es el latch-
up.

VARIABLES DE DISEO A NIVEL LGICO/MACROMODELO

En este nivel el diseo se abstrae eliminando toda la informacin elctrica en el
caso de los elementos digitales y aquella que no es representativa de la
funcionalidad en el caso de los analgicos. La descripcin a nivel lgico de una
puerta digital reduce las tensiones a variables discretas, binarias en la mayora de
los casos. En el caso de los macromodelos analgicos se mantiene la
informacin referente a las caractersticas principales (respuesta en frecuencia
aproximada, impedancias de entrada y salida y ganancia) pero se pierde toda la
informacin en cuanto a ruidos, polarizaciones, consumo, etc. A este nivel toda la
informacin que se mantiene est orientada a poder especicar e implementar
una determinada funcin (ya sea analgica o digital) a partir de una serie de
primitivas conocidas. Estas primitivas son funciones lgicas bsicas (NOT, AND,
NAND, OR, NOR, XOR) y biestables en el caso de los circuitos digitales y fuentes
controladas y componentes pasivos ideales (R, L y C) en el caso de los circuitos
analgicos.

No obstante, las exigencias de optimizar el diseo obligan a incluir para los
circuitos digitales en este nivel lgico cierta informacin proveniente del nivel
inferior. As, se aade a la descripcin lgica del circuito informacin sobre los
retardos, restricciones temporales, el rea e incluso el consumo en forma de
estimaciones. Estos valores son necesarios en los procesos de optimizacin a
nivel lgico para poder escoger entre varias estructuras que implementan la
misma funcin lgica pero con diferentes prestaciones en cuanto a rea ocupada,
retardo total o consumo.

En cuanto a los circuitos analgicos, todo depende de la informacin que se
incorpore al macromodelo. Normalmente disponemos de una estimacin de la
ganancia y del comportamiento en frecuencia y las impedancias de entrada/salida
de los bloques analgicos bsicos. A partir de estos bloques pueden denirse
circuitos ms complejos y especicar para ellos esas variables. Otras magnitudes
de segundo orden (consumo, ruido, inestabilidades, no linealidades, etc.) quedan
ocultas a este nivel y deben abordarse en el nivel inferior (el nivel elctrico). La
Tabla 4.4 contiene las variables a las que el diseador tiene acceso en este nivel
lgico o de macromodelo, segn se trate de circuitos digitales o analgicos,
respectivamente.

Tabla 4.4 Variables de diseo a nivel lgico/macromodelo

VARIABLES DE DISEO A NIVEL DE ARQUITECTURA

El nivel de arquitectura es el nivel ms alto de abstraccin de un sistema. Este
nivel nos permite utilizar lenguajes de alto nivel para describir tanto la parte digital
como, ms recientemente, la parte analgica en la vista funcional e incluso
estructural.
Cuando hablamos de las variables de diseo a este nivel, no hay que
confundirlas con las especicaciones del sistema. Las especicaciones son el
punto de partida del diseo y se utilizan para guiar el diseo en el nivel de
abstraccin en el que se tenga acceso a cada variable relacionada con cada tipo
de especicacin. Por ejemplo, la especicacin de consumo, si bien puede
estimarse en el nivel lgico/macromodelo e incluso a alto nivel, para obtener un
valor able se debe descender al nivel elctrico, donde podemos calcularla con
mayor exactitud. Es por ello que las variables genuinas del alto nivel estn
relacionadas principalmente con decisiones de diseo en cuanto a la estructura
global del sistema (i.e. grado de concurrencia, alternativas de implementacin de
las funciones a alto nivel, etc.). Prcticamente todos los valores numricos de las
especicaciones se concretan con las variables de diseo de los niveles
inferiores. No obstante, hemos seleccionado un conjunto de variables de diseo
que podramos clasicar dentro de este alto nivel de abstraccin (Tabla 4.5),
relacionadas con especicaciones muy concretas de subsistemas que es usual
encontrar a este nivel. Estas variables son necesarias para escoger entre una
arquitectura u otra a la hora de disear el sistema a este nivel, aunque su valor
concreto debe vericarse a posteriori en los niveles inferiores de abstraccin

Tabla 4.5 Variables de diseo a nivel de arquitectura

AUTOEVALUACION

1. Cmo se relacionan las variables de diseo a nivel fsico?
2. Mencione las variables de diseo a nivel elctrico.
3. Justifique si la velocidad es una variable importante a nivel lgico en
circuitos digitales.
4. Diferencie las variables de diseo a nivel de arquitectura de las
especificaciones del sistema.

LECCIN 3: DIAGRAMA DE FLUJO DE DISEO Y HERRAMIENTAS DE
AYUDA AL DISEO

El diseo de un sistema electrnico es un proceso que permite obtener a partir de
su especificacin una implementacin del mismo. La especicacin de un sistema
es una descripcin de su funcin y otras caractersticas requeridas para su uso,
como la velocidad, tecnologa y consumo de potencia; es decir, hace referencia a
qu hace el sistema sin especicar cmo. La implementacin de un sistema se
reere a cmo ste est construido a partir de componentes ms simples. Para
cerrar el ciclo de todo el proceso, es necesario vericar mediante un proceso de
anlisis que la implementacin nal del sistema se comporta como describa su
especicacin, y en caso de no ser as, sta debe renarse y volver a recorrer el
ciclo. Si el diseo es complejo, como ya se ha dicho anteriormente, es necesario
recurrir a una estrategia de diseo jerrquico o multinivel. Esta estrategia de
diseo tiene dos variantes que discutiremos a continuacin.

Figura 4.3. Relacin entre la especificacin y la implementacin de un sistema

Diseo descendente, diseo ascendente

En la estrategia de diseo descendente (denominada tradicionalmente top-down
en ingls), ilustrada en la Figura 4.4 a, el sistema se descompone en
subsistemas, los cuales a su vez son descompuestos en subsistemas ms
simples hasta que se llega a un nivel jerrquico en el cual los subsistemas
pueden ser realizados directamente con mdulos disponibles. Este mtodo tiene
la desventaja que la descomposicin en un nivel particular debe ser hecha de
forma que se optimice la implementacin nal del sistema global, pero no existe
ningn procedimiento sistemtico que permita asegurar esto. El xito de esta
estrategia depende de la experiencia del diseador al escoger una
descomposicin adecuada para cada nivel.
En la otra posible estrategia de diseo multinivel los mdulos existentes se
conectan para formar subsistemas, y stos se conectan a otros subsistemas
hasta que el sistema tiene la funcionalidad requerida por su especicacin. Esta
estrategia de denomina diseo ascendente (en ingls bottom-up) y se ilustra en la

Figura 4.4 b. Esta metodologa de diseo tiene una desventaja anloga a la
anterior. La composicin de los subsistemas debe hacerse de forma que resulte
en un funcionamiento correcto de acuerdo con la especicacin del sistema. De
nuevo, no existe en general ningn procedimiento sistemtico que asegure que
esto sea as.

Consecuentemente debe usarse una combinacin de ambas estrategias: el
sistema se descompone en subsistemas (diseo descendente) pero la
descomposicin especica depende de qu subsistemas es factible componer a
partir de los mdulos primitivos (diseo ascendente).

Figura 4.4 a) Estrategia de diseo descendente. b) Estrategia de diseo
ascendente

FLUJO DE DISEO TPICO EN ASICs

La Figura 4.5 muestra la secuencia bsica de pasos para disear un ASIC
(circuito integrado de aplicacin especica) o ujo de diseo. Los pasos que
podemos ver en este proceso de diseo estn compuestos de las operaciones
explicadas en secciones anteriores. Brevemente, los pasos seguidos son:

1. Entrada del diseo: Introduccin del diseo en un entorno de diseo de
ASICs ya sea utilizando un lenguaje descriptor de hardware (HDL) como los que
veremos en el apartado siguiente o bien una entrada de su esquema o captura de
esquemticos.
2. Sntesis lgica y/o analgica: Utilizando un sintetizador lgico automtico es
posible producir un listado (netlist en ingls) que describe la lgica y sus
conexiones. Por el contrario las partes analgicas deben sintetizarse
manualmente, si bien existen algunas herramientas en fase de desarrollo
que permiten algn tipo de sntesis automtica analgica.
3. Particin del sistema: Divisin del sistema en secciones que puedan ser
implementadas independientemente y luego conectadas entre s.
4. Simulacin pre-layout: Comprobacin de que el diseo funciona
correctamente.
5. Planificacin de la superficie: Distribucin de los bloques del ASIC sobre la
supercie del chip.
6. Colocacin: Distribucin de las celdas dentro de un bloque.
7. Conexionado: Realizacin de las conexiones entre celdas y bloques.
8. Extraccin: Obtencin de modelos elctricos de las interconexiones y
elementos parsitos del circuito a partir de las mscaras y los parmetros del
proceso de fabricacin.
9. Simulacin post-layout: Comprobacin de que el diseo funciona
correctamente una vez incorporado el efecto de las interconexiones y elementos
parsitos.


Figura 4.5. Flujo bsico de diseo de un ASIC

En la Figura 4.5 los pasos 1-4 son parte de lo que se denomina diseo lgico y
analgico y los pasos 5-9 son parte del llamado diseo fsico. No obstante,
existe cierto solapamiento, especialmente en el paso de particionado en el que
se han de tener en cuenta aspectos tanto circuitales como fsicos. Estas dos
denominaciones hacen referencia, en este contexto del ujo de diseo de un CI,
al estadio de implementacin del diseo. El diseo lgico y analgico trata de
establecer la estructura del sistema (vista estructural) y en el diseo fsico ya se
cuenta con la vista fsica de dicha estructura, dado que es necesaria para
completar la implementacin del sistema sobre el silicio (la obtencin de las
mscaras o layout). El sistema se encontrara representado en su vista funcional
especialmente durante el primer paso utilizando los lenguajes HDL (tanto digitales
como analgicos).
La realizacin de todos estos pasos requiere del uso de herramientas de ayuda al
diseo informticas especcas para cada caso.

AUTOEVALUACION

1. Diferencie entre la especificacin y la implementacin de un
sistema.
2. Mencione los pasos para el diseo tpico en ASICs.
3. En qu consiste la simulacin pre-layout?


LECCIN 4: EJEMPLO DE DISEO

En este ejemplo presentaremos un resumen del artculo publicado por Matt Reilly
en el cual se describe el proceso de diseo de los microprocesadores Alpha en el
seno de la compaa americana Compaq. Este ejemplo es representativo del
proceso completo de diseo de un CI complejo actual (desde la concepcin del
sistema hasta su comercializacin). Muchos de los conceptos y trminos que
aparecern a lo largo del ejemplo sern presentados ms adelante a lo largo del
libro en otros captulos, pero ello no impide hacerse una idea global del tipo de
procesos y compromisos que aparecen en la apasionante aventura de concebir,
disear y fabricar un nuevo microprocesador de ltima generacin.

El objetivo del proceso de diseo que se marcan los ingenieros de Compaq es
producir un microprocesador que sea funcional con un solo paso por el silicio, es
decir, sin fabricar prototipos previos de prueba. Este proceso de diseo consta de
ms de doce pasos, muchos de los cuales se superponen e incluso se realizan en
paralelo. Los pasos ms importantes se indican en la Figura 4.6, donde tambin
se indica su distribucin temporal a lo largo de todo el proceso de diseo.

Figura 4.6. Pasos en el proceso de diseo de un microprocesador Alpha de
Compaq

1. El proyecto comienza con un grupo reducido de ingenieros y profesionales de
marketing con gran experiencia (el equipo de definicin del producto). Su funcin
es realizar una prospeccin y previsin de las demandas del mercado, analizar
las tendencias en el estado del arte de la tecnologa y decidir qu prestaciones
tendr el microprocesador y con qu tecnologa se implementar (aunque esta
tecnologa no est disponible actualmente). El trabajo de este equipo es
fundamental para encontrar un equilibrio entre los deseos del mercado, la
tecnologa disponible y el tiempo que tardar el producto en estar en el mercado
(trmino que en ingls se denomina time-to-market). Para ilustrar el tipo de
trabajo de este equipo consideremos uno de los ltimos productos presentado por
Compaq, un microprocesador de 64 bits implementado mediante tecnologa SOI
(silicio sobre aislante) de 0,25m. La Tabla 4.6 muestra las prospecciones sobre
prestaciones que se esperan para futuros microprocesadores diseados a partir
del propuesto (muchas de ellas se han presentado en el capitulo anterior) y la
Tabla 4.7 las caractersticas de implementacin del microprocesador de partida y
de su tecnologa, respectivamente (no es importante aqu el signicado de cada
una de ellas sino simplemente un ejemplo del tipo de variables que se manejan
en esta fase del proceso de diseo).

Tabla 4.6 Prospeccin de mejoras de la velocidad en funcin de estrategias de
diseo, tomando como punto de partida el micro Alpha 2164A 1GHz @2,0 V con
tecnologa 0,25m CMOS con 6 niveles de metal y encapsulado tipo wire-bonding


Tabla 4.7 Caractersticas de implementacin y de la tecnologa para un
microprocesador Alpha de ltima generacin

2. El equipo de diseo de la arquitectura busca encontrar un esquema del
circuito, es decir, decidir cmo podr el proyecto hacer un mejor uso de un rea
normalmente limitada, cuntas unidades funcionales necesitar, cunta memoria
on-chip, qu estrategias, estructuras y algoritmos sacarn el mximo provecho de
los recursos del procesador. Este equipo trabaja en paralelo con el equipo de
denicin del producto. Su responsabilidad es comprobar la mayora de los
compromisos de diseo y nuevos conceptos que desarrollan utilizando un modelo
de prestaciones. El modelo es un simulador de alto nivel que representa cada una
de las estructuras principales y las caractersticas tomadas bajo consideracin. El
resultado de este equipo de diseo de la arquitectura es un diagrama inicial de la
organizacin del microprocesador, como por ejemplo el mostrado en la Figura
4.7. ste se subdivide en bloques funcionales cada uno de los cuales son
responsabilidad de un grupo especco. Esta divisin en grupos asignados a cada
bloque del procesador se mantiene tambin dentro de los equipos de diseo
circuital, de generacin del layout y de vericacin. Cada bloque tiene asignado
su propio grupo de ingenieros responsable de su desarrollo, diseo circuital y de
layout, y vericacin.

Existen, no obstante, tareas globales que afectan a varios grupos y que deben
supervisarse horizontalmente entre varios grupos que trabajan en bloques
distintos pero relacionados por determinadas funciones del microprocesador. El
microprocesador de la Figura 4.7 se divide en esta fase del diseo en una serie
de bloques (aqu denominadas boxes, en ingls): decodicador de instrucciones
(IBox), ejecucin de instrucciones con enteros (EBox), operaciones en coma
otante (FBox), las operaciones de memoria (MBox), etc. Esta subdivisin
funcional puede observarse claramente en la fotografa del chip una vez fabricado
que se muestra en la Figura 4.8.


Figura 4.7. Arquitectura interna de un microprocesador Alpha de ltima
generacin

3. El equipo tecnolgico y el equipo de proceso de fabricacin se encargan
continuamente de investigar nuevos tipos de encapsulado y seleccionar nuevos
procesos de fabricacin (Compaq no dispone de fbrica de semiconductores
propia). La intencin es denir una tecnologa que estar disponible pero todava
no madura cuando los primeros prototipos se vayan a fabricar. El desarrollo y
puesta a punto del proceso de fabricacin contina durante todo el tiempo de vida
del proyecto y hasta bien entrada la fase de fabricacin de un nuevo
microprocesador. Estos dos equipos de trabajo proporcionan a los dems equipos
de diseo las especicaciones de la tecnologa y reglas de diseo de bajo nivel.

4. Desde los inicios del proceso de diseo y en paralelo con el trabajo del equipo
de diseo de la arquitectura, los diseadores de circuitos comprueban nuevos
conceptos de diseo. Por ejemplo, en los microprocesadores Alpha se hace un
uso extensivo en los bloques con exigencias de elevadas velocidades de lgica
dinmica tipo Domin y CVSL. Una vez denidos los bloques del procesador se
realizan estudios de viabilidad de su implementacin. Si estos estudios resultan
negativos, indicando que una determinada arquitectura no es viable, los equipos

de arquitectura y diseo de circuitos vuelven a estudiar otras alternativas. De este
proceso se extrae una gran cantidad de experiencia que se plasma en forma de
manuales y guas de diseo que los diseadores de circuitos y layout utilizarn
para dibujar diagramas esquemticos para la produccin nal del
microprocesador.

5. Con cada nueva generacin de microprocesadores el estilo de diseo
evoluciona, nuevos tipos de circuitos aparecen y nuevas reglas de diseo.
Adems, al pasar desde tecnologas de 2m hasta tecnologas menores incluso
de 0,18 m los efectos fsicos considerados de segundo o tercer orden (como el
ruido de conmutacin o el crosstalk, de los que hablaremos en el captulo 4)
pasan a ser importantes para las prestaciones e incluso el correcto
funcionamiento del producto. Por ello es necesario desarrollar nuevas
herramientas CAD que tengan en cuenta estos efectos de segundo orden, que
van desde la sntesis de circuitos y layouts hasta comprobadores de reglas de
diseo tanto para circuitos como para layouts. Un ejemplo de los resultados de
este equipo se muestra en [8], donde se presentan modelos y mecanismos de
simulacin para la propagacin de seales por interconexiones para velocidades
elevadas, en las que las pistas deben modelarse como lneas de transmisin.

6. Antes de fabricar un microprocesador se debe estar razonablemente
convencido de que funcionar. Los microprocesadores modernos son tan
complejos que no es factible simular todo el procesador a nivel circuital (a nivel de
transistor o incluso de puerta). Por ello, a pesar de que algunos equipos
sometern partes del procesador a simulaciones circuitales, el procesador global
debe simularse a un nivel de abstraccin mucho ms elevado. A este nivel, la
descripcin del sistema tiene la forma de un modelo RTL ejecutable. La obtencin
de este modelo RTL del microprocesador culmina el trabajo de los equipos de
diagrama de bloques, anlisis de la viabilidad, requerimientos del producto y
investigacin de arquitecturas.

7. El modelo RTL del procesador puede utilizarse para ejecutar programas en
cdigo mquina para microprocesadores Alpha. Por ello se realizan una serie de
comprobaciones con programas de prueba que permiten asegurar el correcto
funcionamiento y adecuacin a la familia Alpha del modelo RTL del procesador.
Esta etapa del proceso de diseo se denomina verificacin funcional.

8. A partir de este punto, se entra en la fase de implementacin real del
procesador. En primer lugar, el equipo de diseo de circuitos traduce la
descripcin RTL en circuitos electrnicos descritos mediante diagramas
esquemticos, en los que se indica no slo la interconexin entre los transistores,
sino tambin una indicacin geogrca de su posicin en la supercie del chip.
Una veces el circuito diseado toma como referencia el modelo RTL, pero otras el

diseador implementar una estructura que es funcionalmente equivalente
pero mejor que dicho modelo. En ese caso, el modelo RTL se modica para
representar correctamente el comportamiento de esa nueva estructura. Debido al
mayor nivel de detalle que se requiere en esta fase de diseo (del orden de
decenas de millones de transistores) el equipo de diseo de circuitos es dos o
tres veces ms numeroso que el de diseo de la arquitectura.

Figura 4.8. Fotografa del microprocesador de Alpha presentado en la Figura 4.7

9. La descripcin circuital del procesador debe pasar una verificacin lgica,
pues el hecho de que provenga de un modelo RTL comprobado no justica
necesariamente su correcto funcionamiento. Para ello se realizan comparaciones
entre simulaciones realizadas con la descripcin circuital y el modelo RTL, para
comprobar que son funcionalmente equivalentes. Esta vericacin se realiza
normalmente con simulaciones lgicas de los circuitos diseados a nivel de
puerta.

10. Una vez ha nalizado la descripcin del procesador a nivel circuital, un equipo
de diseadores de layout comienzan a elaborar los diagramas de mscaras a
partir de los esquemticos hasta obtener el layout completo del microprocesador.
Ese layout es adecuado ya para realizar las mscaras que se utilizarn en la
fbrica para producir los microprocesadores, pero antes es necesario extraer in-
formacin sobre los elementos parsitos de las interconexiones que se utilizar
en la vericacin temporal del microprocesador. El tamao de este equipo es
similar al de diseo de circuitos.

11. Un proceso muy importante es la verificacin circuital del procesador. En esta
etapa del diseo se trata de determinar el correcto funcionamiento nal para cada
circuito y asegurar que las seales corrompidas por efecto del crosstalk pueden
todava ser discernidas como niveles lgicos alto o bajo y que tales seales no
provocan fallos transitorios o permanentes. Tambin se trata de asegurar que

cada pista del chip puede soportar la corriente que circular por ella y que las
transiciones de las seales de reloj llegan a cada punto del chip dentro de la
tolerancia establecida. Para ilustrar este tipo de anlisis hemos incluido en la
Figura 4.9 los resultados de simulaciones realizadas sobre la distribucin del reloj
para un microprocesador Alpha de 600MHz. Para realizar estas comprobaciones,
se utilizan los valores de resistencia y capacidad de las interconexiones extradas
del layout. Esta fase del proceso de diseo puede durar hasta un ao y se realiza
en paralelo con las tareas nales de diseo del layout y de vericacin lgica y
funcional.

12. Finalmente, el diseo del microprocesador est listo para su fabricacin.
Usualmente pueden obtenerse muestras fabricadas del diseo en tres semanas
desde el envo de las mscaras a la fbrica. Comienza entonces la fase de
comprobacin de los prototipos, que mediante pruebas especcas, o
sencillamente montando el microprocesador en una computadora, permite
comprobar el correcto funcionamiento de las muestras fabricadas. Los ingenieros
de Alpha aseguran que las ltimas generaciones de microprocesadores han
funcionado correctamente en su primera versin salida de la factora en un test
consistente en montarlos en una computadora e inicializar su sistema operativo.
Esto permite a los diseadores comprobar el funcionamiento del microprocesador
con el soporte de un sistema operativo, ejecutar aplicaciones de software reales y
encontrar posibles fallos, que son resueltos en las segundas o terceras versiones
del producto.

Figura 4.9. Distribucin de los buffers de reloj y anlisis del skew de la seal de
reloj para todo el chip, en un microprocesador Alpha de ltima generacin


AUTOEVALUACION

1. Con sus propias palabras haga un recorrido por todos los pasos en el diseo de un
microprocesador Alpha.


LECCIN 5: COSTES DE LA FASE DE DISEO

Se ha explicado el proceso de diseo de un sistema electrnico, desde una
especicacin inicial a alto nivel hasta el diseo fsico del sistema, y cmo
diversas herramientas de diseo ayudan a denir el sistema nal. Para
determinar el coste asociado al diseo, se tendrn en cuenta, por tanto, costes
de personal y costes de las herramientas informticas de ayuda al diseo.
Adems, habr costes jos que sern independientes del proyecto. En los
siguientes apartados se trata de cada uno de ellos.

COSTES DE PERSONAL

En el proceso de diseo normalmente intervienen diversas personas y,
especialmente si se trata del diseo de un sistema complejo, cada una de ellas
se dedica a una tarea especca: simulacin de alto nivel, sntesis, diseo fsico,
simulacin elctrica, vericacin de integridad de seal (ruido), etc. A la hora de
asignar un coste al proceso de diseo se realiza un cmputo global del tiempo
dedicado al proyecto por parte de cada persona, y se suman las contribuciones
de cada una, obtenindose una medida de la dedicacin de personal a dicho
proyecto en unidades persona-tiempo. Lo que se obtiene es una medida del
trabajo en trminos de personal que ha representado el diseo. Por ejemplo, un
proyecto de 18 personas-mes indica que 18 personas se han dedicado en
exclusiva al proyecto durante un mes cada una, o que 9 personas se han
dedicado durante dos meses, o el caso general, en que cada persona tiene una
dedicacin diferente y globalmente el proyecto tiene una asignacin de 18
personas-mes.

Una vez calculada la dedicacin de personal global del proyecto, se multiplica
ste por el coste equivalente de persona en el periodo de tiempo considerado,
para obtener la expresin:

En donde D es la dedicacin en unidades de persona-tiempo, y CP-T es el coste
de una persona en el tiempo de las unidades de D.

Ejemplo

Calcular el coste de diseo de un proyecto de 6 meses de duracin, que tiene la
distribucin de tareas entre 7 personas (A, B, C, D, E, F, G) indicada en la Figura
4.10. El coste por persona y mes es de 3.600 .

En la Figura 4.10 la dedicacin total, diferenciando entre dedicacin plena y
dedicacin parcial, es de 12 personas-mes. Por tanto, el coste de personal de
este proyecto es de 43.200 .
Como se ve en este ejemplo, dependiendo de la tarea asignada a cada persona,
sta tendr una dedicacin en una fase determinada del proyecto y, tambin
dependiendo de su tarea, puede compaginar su actividad con otros proyectos.

Figura 4.10. Ejemplo de tabla de dedicacin de personal a un proyecto

COSTES DE HERRAMIENTAS DE DISEO

La evaluacin de los costes de utilizacin de herramientas de diseo se hace
contabilizando el tiempo dedicado al proyecto por los diferentes programas
utilizados en las diferentes etapas del diseo. Hay un coste tanto de la
utilizacin de los ordenadores (hardware), como de los programas en si
(software). El clculo del coste asociado se hace igual para los dos casos,
contando el coste de adquisicin y multiplicndolo por el tiempo de dedicacin
al proyecto relativo al llamado periodo de amortizacin del producto:

a inclusin del periodo de amortizacin se justica porque tanto las Herramientas

de diseo como los ordenadores necesitan renovarse peridicamente para
adaptarse a las nuevas tecnologas y mtodos de diseo de sistemas complejos.

Por ejemplo, resulta muy comn que las herramientas de diseo se compren con
un contrato anual de mantenimiento, de forma que las versiones de los
programas se renuevan automticamente pagando una cuota anual. En este
caso, el periodo de amortizacin es de un ao y el coste C
Sini
es la cantidad que
hay que pagar anualmente. Una frmula equivalente para los equipos
informticos es el denominado leasing, mediante el cual se renuevan
peridicamente los equipos mediante el pago de una cuota.

Al igual que con las personas, puede haber diferentes ordenadores y programas
interviniendo en diferentes etapas, de forma que tienen que sumarse las
contribuciones individuales. Adems, en el caso de sistemas operativos
multitarea, es posible utilizar un mismo ordenador para diferentes proyectos, con
lo que los costes se reparten entre ellos.

Ejemplo

Durante el proyecto del ejemplo anterior, de seis meses de duracin, se utilizan
dos ordenadores de tipo workstation UNIX, que tienen un coste anual de 4.800 ,
compartidos con otros dos proyectos. Tambin se usan dos paquetes de
programas, uno de ellos durante los 6 meses y que tiene un coste anual de 6.000
, y otro durante 2 meses con un coste anual de 12.000 . Calcular el coste
asociado al uso de estas herramientas.
El periodo de amortizacin en ambos casos es de un ao. El coste de hardware
ser, teniendo en cuenta los dos ordenadores, y que un tercio del coste es
imputable al proyecto:

El coste de software ser la suma de los dos paquetes utilizados:

Con lo que el coste total sube a 6.600 .
COSTES FIJOS

Adems de los costes acabados de mencionar, que dependen de la complejidad
y duracin del proyecto, hay una tercera partida cuyo importe es jo,
independientemente del tipo de proyecto. En este grupo entraran costes de
mantenimiento de las instalaciones y de personal de administracin, que no est
directamente relacionado a ningn proyecto. Estos gastos se comparten entre
todos los proyectos en un periodo determinado, por ejemplo, un ao.


Ejemplo

Si los costes anuales de mantenimiento de la empresa son de 36.000 . y se
realizan 10 proyectos en un ao, los costes jos aadidos a cada uno de los
proyectos ser de 3.600 .

COSTES DE DIFERENTES ALTERNATIVAS DE DISEO DE CIRCUITOS
INTEGRADOS

Segn lo expuesto hasta ahora sobre costes de diseo, se est en condiciones
de discutir la conveniencia de una u otra alternativa de realizacin de un circuito
electrnico integrado.
Se van a considerar cuatro alternativas: Full Custom, Standard Cell, Gate Array y
dispositvos programables en campo (FPGA). De cada una de ellas se tendr en
cuenta la complejidad de la etapa de diseo, el rea resultante, y el volumen de
produccin.

Full Custom

Tradicionalmente, un diseo Full Custom (FC) se entiende que es aquel en el
que el layout se optimiza a mano. Por ejemplo, en el caso de utilizar lgicas no
estndar, es posible que no haya libreras con los componentes adecuados, y se
hace necesario disear especcamente los bloques a utilizar. Otra razn puede
ser la modicacin manual de algunos bloques para mejorar sus prestaciones,
dimensionando especcamente los transistores que lo componen.
El resultado es un circuito normalmente de altas prestaciones y de rea muy
reducida, pero el inconveniente es un coste de diseo muy elevado (sobre todo
en personas-tiempo).

Actualmente la alta complejidad de los sistemas que se disean hace
impracticable la estrategia FC para el chip completo, pero muchos sistemas
siguen teniendo partes crticas optimizadas manualmente, con lo que los diseos
FC son en realidad en parte FC y en parte un diseo basado en libreras
(Standard Cell).

Standard Cell

Un diseo Standard Cell (SC) se basa en una librera de celdas (componentes
funcionales), todas con la misma altura. Esto permite disponerlas de forma
contigua formando un conjunto de las y espacios entre ellas. Es posible generar
una librera SC o aadir elementos a una librera existente con bloques que sean
necesarios para un diseo concreto. En este caso, los bloques deben disearse
con la altura correcta para que se puedan usar en el entorno de diseo SC.


Por una parte la uniformidad de altura en las celdas simplica mucho la
interconexin de los bloques, con lo cual es posible un proceso ms
automatizado que requiere menos intervencin humana. Por otra parte, el hecho
de usar una librera implica que los bloques no estn optimizados en
prestaciones, y al ser de altura ja, tampoco lo estn, en general, en rea. Como
resultado, un diseo basado enteramente en SC tiene un coste signicativamente
menor en personas-tiempo que el FC, pero el rea resultante es mayor.

Gate Array

Un circuito Gate Array (GA) o matriz de puertas, se basa en la interconexin de
bloques pre-colocados consistentes en primitivas de diseo (por ejemplo, puertas
NAND y biestables). Con las primitivas de diseo se puede realizar cualquier
sistema digital mientras se interconecte adecuadamente. El proceso de diseo
consiste en denir las interconexiones, lo cual es sencillo desde el punto de vista
de la automatizacin del proceso. Adems, el proceso de fabricacin es tambin
ms sencillo, ya que slo las capas de metalizacin son diferentes para
diferentes diseos. Por tanto, se parte de obleas prefabricadas, en donde ya se
han fabricado los transistores que forman las primitivas y su interconexin local
que dene los bloques, y slo se aaden las capas de interconexin entre
primitivas.

Las ventajas de esta alternativa son su rapidez en el diseo, la reduccin de
costes de fabricacin, ya que parte del proceso es comn para cualquier diseo y
por tanto se distribuyen los costes entre muchos diseos diferentes, y tambin un
menor tiempo de fabricacin. Por contra, el circuito resultante no est optimizado
ni en rea ni en prestaciones, por lo que es una alternativa de bajo coste usada
sobre todo para prototipos o en aplicaciones poco exigentes.

FPGA

Las FPGA (del ingls Field Programmable Gate Array), tambin conocidas
genricamente como dispositivos programables, son una evolucin del concepto
de GA. Consisten a grandes rasgos en un chip completamente fabricado en el
cual hay una matriz de bloques, cada uno conteniendo un conjunto de primitivas
lgicas.

La interconexin entre bloques se realiza no en la etapa de fabricacin como en
las GA, sino a base de multiplexores que conectan un conjunto de bloques con
otro.

En funcin del valor de seleccin de los multiplexores de conexin, se dene la
conexin del sistema global y por tanto, su denicin. El conjunto de valores de
seleccin para todos los multiplexores de conexin se guarda en una memoria no
voltil, y cambiando el contenido de la memoria se cambia la funcionalidad del
chip (se personaliza). Dentro de la familia de dispositivos programables existen


muchas subfamilias en funcin de su arquitectura (nmero y tipo de bloques
lgicos) y del tipo de memoria (OTP o programable una sola vez, reprogramable,
programable en campo).

Las ventajas de esta alternativa son su gran exibilidad y el hecho de que la
personalizacin del chip es prcticamente inmediata. Por otra parte, sus
inconvenientes son, al igual que con las GA, la falta de optimizacin de
prestaciones y rea. Otro inconveniente a mencionar es que el proceso de
personalizacin debe hacerse por cada dispositivo, por lo que es una opcin para
volmenes de produccin poco elevados.

Comparacin entre alternativas

En la Tabla 4.8 se resumen las caractersticas ms relevantes de cada
alternativa. La comparacin del coste depende por supuesto de la aplicacin
concreta, pero se puede hacer un anlisis orientativo.

Tabla 4.8 Resumen de caracterIsticas de diferentes alternativas de realizacin de
un circuito integrado

En general, el coste de un circuito integrado se puede dividir en el coste del
diseo y el coste de la fabricacin. El coste de diseo est compartido por todos
los chips fabricados, mientras que el de fabricacin es individual a cada chip. Por
tanto, se puede escribir:

Siendo C
D
el coste de diseo, V el volumen de produccin, y C
disp
el coste de
fabricar el dispositivo. A su vez, C
disp
se puede desglosar de forma diferente para
cada alternativa.
Para FC y SC, C
disp
es el coste del proceso dividido por el rendimiento de
proceso ms el coste del encapsulado. Tomando como modelo de rendimiento el
de Poisson queda:


Para GA, existe para cada dispositivo un coste de diseo de la matriz (alguien ha
tenido que decidir qu primitivas se usan y cmo se colocan), un coste de
fabricacin de la oblea estndar, un coste de personalizacin (fabricacin de
interconexiones) y un coste de encapsulado. Los dos costes de fabricacin
deben ser divididos por el rendimiento, que depende del rea del circuito:

donde C
D1
es el coste de diseo de la matriz, V
1
el volumen de produccin del
dispositivo estndar, C
proc1
el de fabricacin de la oblea estndar y C
proc2
el de
personalizacin. Hay que notar que ahora se distingue entre volumen de
produccin del dispositivo (V
1
) y volumen de produccin de la aplicacin (V), que
aparece en la ecuacin primera. Al ser obleas estndar, el volumen de
produccin de dispositivo V
1
puede ser muy grande, con lo cual el coste de
diseo es despreciable frente al de fabricacin y encapsulado.

Finalmente, para FPGA el coste de dispositivo se desglosa igual que para
circuitos GA, slo que se debe aadir el coste de personalizacin, que debe
hacerse individualmente para cada circuito:

Igual que en el caso anterior, al ser circuitos estndar, sale rentable fabricar
muchos circuitos, con lo que el coste de diseo de dispositivo es despreciable
frente a los dems.

Para resumir, se ve que de los dos trminos de la ecuacin, el primero viene
determinado por la complejidad del diseo de aplicacin y el volumen de
produccin. El segundo viene determinado especialmente por el rea del


dispositivo (y, en el caso de las FPGA, tambin por el volumen de produccin).

Por tanto, para volmenes de produccin muy bajos, el coste del chip viene
dominado por el coste de diseo, y la opcin ms cara es la de FC, la ms barata
la de FPGA/GA. Para volmenes de produccin muy altos, el coste del chip viene
dominado por el coste de fabricacin del dispositivo, es decir, por el rea que
ocupe. En estas condiciones, la alternativa FC es la ms barata, ya que es la que
ms optimiza el rea, y la ms cara la FPGA.

AUTOEVALUCION

1. Sugiera la forma de evaluar los costos de personal en el
proceso de diseo.
2. Genere un ejemplo para explicar la evaluacin de costos de
herramientas de diseo.
3. Realice un cuadro comparativo entre alternativas de diseo
de circuitos integrados.


CAPTULO 5: LENGUAJES DE DESCRIPCION Y FORMATOS

INTRODUCCION

El proceso de anlisis y diseo de circuitos electrnicos necesita de la
representacin de estos sistemas mediante un modelo matemtico. Este modelo
depender del nivel de abstraccin al que se quiera representar el circuito. Los
lenguajes de descripcin son una forma de representar el circuito a diferentes
niveles de abstraccin para su proceso mediante una herramienta de diseo
CAD o simplemente para su descripcin y especicacin.
Podemos clasicar los modelos y los lenguajes de descripcin en funcin del
nivel de abstraccin en el que se representa el circuito.

LECCIN 1: MODELOS Y SIMULADORES FISICOS

El nivel ms bsico correspondera a un modelo fsico en el que el circuito se
describe de forma estructural deniendo las dimensiones, la composicin y las
propiedades del material de cada parte del circuito (dispositivos e
interconexiones). Este tipo de descripcin del circuito conlleva un gran nivel de
complejidad, pero es tambin el ms exacto. Debido a la gran cantidad de
clculo que representa trabajar con estos modelos fsicos, se reserva su uso
para el diseo y anlisis de estructuras aisladas del circuito (un transistor o
conjunto de pocos transistores, una determinada estructura de interconexin,
etc.).
Los simuladores que utilizan este tipo de modelos a nivel fsico utilizan mtodos
numricos como el de Elementos Finitos (FEM), Elementos de Frontera (BEM),
Circuito Equivalente de Elementos Parciales (PEEC) o el de los momentos para
resolver el sistema de ecuaciones fsicas sobre la estructura analizada.

MODELOS Y SIMULADORES ELCTRICOS

El nivel siguiente es el de los modelos y lenguajes elctricos que se
corresponderan con una abstraccin del circuito a nivel de transistor. A este
nivel el transistor y el resto de componentes se representan mediante
componentes circuitales regidos por un modelo matemtico que puede tener
diversos grados de complejidad, en funcin de la exactitud que se precise. Este
modelo se extrae del comportamiento real de los componentes aislados
utilizando, o bien una formulacin analtica, o bien un ajuste a las curvas
empricas. Las variables con las que trabajan estos modelos son la tensin y la
corriente en los nodos y ramas del componente. Los modelos se expresan como
una serie de expresiones donde intervienen estas variables elctricas y unos
parmetros que deben proporcionarse para cada tipo de componente.


La mayora de estos parmetros, denominados parmetros de fabricacin o
tecnolgicos dependen de la estructura fsica del dispositivo y sus materiales y
vienen dados por el fabricante del circuito integrado en base a medidas
experimentales que ste ha realizado sobre circuitos de prueba. En el caso de
los modelos basados en el ajuste de curvas los parmetros de fabricacin no
tienen una relacin directa con la estructura fsica o los materiales, ya que son
simples parmetros de ajuste numrico. El resto de parmetros del modelo se
denominan parmetros de diseo y son aquellos que dependen de las
dimensiones del elemento electrnico y permiten aplicar el modelo a partes del
circuito de diferente tamao (transistores de anchuras y longitudes distintas,
interconexiones de distinta longitud o separadas por distancias variables de otras
interconexiones, etc.).

El modelo del circuito total se forma a partir de los modelos individuales para
cada componente de que se compone el circuito a nivel de transistor. No
obstante, existen algunas alternativas a la hora de modelar las interconexiones:
pueden representarse por una serie de componentes discretos, o bien, utilizando
un modelo ms complejo, como el de una lnea de transmisin.
La descripcin del circuito a este nivel elctrico consta de un listado de todos los
componentes, una descripcin de su interconexin y una lista de los modelos
con sus parmetros de fabricacin. La sintaxis ms usual consiste en dar un
nombre a cada componente, especicar qu modelo utilizamos para describirlo,
los parmetros de diseo para ajustar el modelo a ese componente especco y
una lista de nodos que se conectan correlativamente a los terminales del
componente. Dos componentes se conectan entre s conectando sus terminales
al mismo nodo. Esta descripcin puede extraerse fcilmente a partir de un dibujo
esquemtico del circuito donde se representen los componentes, sus modelos y
parmetros de diseo y sus interconexiones.

Ejemplo

La Figura 5.1 muestra el esquemtico de un biestable D activo por anco
implementado mediante inversores y puertas de transmisin. En el circuito se
utilizan dos tipos de inversores con tamaos de transistores distintos (invr) y un
inversor con una puerta de transmisin a su salida (clinv). La estructura interna
de estas dos celdas no se muestra en la gura. El listado o netlist que contiene la
descripcin a nivel elctrico de este circuito se muestra en la Figura 5.2. La
descripcin se hace de forma jerrquica.


Figura 5.1. Biestable D sincronizado por anco basado en una estructura
maestro-esclavo

En primer lugar se describe el esquemtico mostrado en la Fig. Figura 5.1,
utilizando nombres para los componentes que comienzan con una x para indicar
que se trata de subcircuitos, es decir, componentes compuestos a su vez de
otros componentes bsicos u otros subcircuitos. A continuacin se describe la
estructura de los tres tipos de subcircuitos que se necesitan en el nivel superior:
los dos tipos de inversores de distinto tamao (invr_2 y invr_3) y el inversor con
puerta de transmisin a la salida (clinvr_1). Estos subcircuitos estn ya descritos
a nivel de transistor. Por ltimo, se incluye un chero (MOS_models.inc) que
contiene los parmetros de fabricacin de los modelos de los transistores (modn
para los NMOS y modp para los PMOS).

Las descripciones a nivel elctrico del circuito, como la del Ejemplo permiten la
simulacin elctrica del mismo mediante simuladores de tipo SPICE. La Figura
5.3 muestra los resultados de simulacin para el biestable D de la Figura 5.1
obtenidos mediante un simulador de este tipo. En esta simulacin podemos, por
ejemplo, determinar el retardo entre el anco de subida del reloj y el cambio en la
salida del biestable, que viene a ser igual a 0,782 ns; o el consumo medio, a
partir de la grca de la corriente de alimentacin calculando el valor medio y
multiplicando por la tensin de alimentacin, lo que arroja un consumo de 2,882
mW.
A medida que la complejidad del circuito aumenta, el tiempo de simulacin puede
llegar a ser muy grande, por lo que este tipo de anlisis tambin tiene un lmite
en cuanto a su aplicacin a circuitos integrados complejos completos. En este
caso suele realizarse un anlisis detallado de las partes analgicas, y las partes
digitales se simulan, como ya veremos en el apartado siguiente, pasando a un
nivel de abstraccin superior.

La exactitud de los simuladores elctricos depende en gran medida de los
modelos que se utilizan para los distintos tipos de componentes. Estos modelos
estn en continua revisin y es responsabilidad del fabricante, el proveedor de la
tecnologa, realizar las medidas empricas necesarias para asegurar que los
resultados del simulador elctrico sean lo ms cercanos posible a las medidas
que se obtendran en un laboratorio.


Figura 5.2. Descripcin mediante un lenguaje tipo SPICE del biestable D de
Figura 5.1

Algunos de los lenguajes y simuladores elctricos admiten tambin la descripcin
funcional de determinados componentes. Estos componentes (como los
amplicadores operacionales, osciladores, convertidores, etc.) se modelan
utilizando circuitos equivalentes basados en fuentes dependientes de tensin o
corriente en lo que se denomina macromodelos. Otra alternativa es
representarlos por una serie de ecuaciones que modelan su comportamiento en
forma de curvas tensin/tensin, tensin/corriente, etc. que relacionan sus
entradas con sus salidas y los terminales de alimentacin (funciones de
transferencia). Esta estrategia se ha aplicado en los ltimos aos tambin al
modelado de los buffers de entrada y salida digitales en circuitos integrados, en
lo que se ha convertido en un estndar llamado IBIS. Sin embargo hay que
recalcar que estas abstracciones se realizan para facilitar la simulacin,
reduciendo el nivel de complejidad del circuito. No es posible utilizar estas
tcnicas para especicar un determinado circuito funcionalmente y
posteriormente obtener su estructura detallada a nivel de transistor.


Figura 5.3. Resultados de una simulacin temporal para el biestable D de
la Fig. 5.1

Ejemplo

a) b)

Figura 5.4. a) Macromodelo de un amplicador operacional y b) su
descripcin en SPICE

La Figura 5.4 muestra un macromodelo para un amplicador operacional y su
descripcin mediante un lenguaje tipo SPICE.


El macromodelo modela mediante componentes elctricos las impedancias de
entrada en modo comn y diferencial (Ricm y Rid), el ancho de banda (mediante
el ltro
pasobajo formado por R1 y C1), la ganancia a bajas frecuencias (GmR1) y la
impedancia de salida (Ro).

De esta forma se describe el funcionamiento del amplicador operacional a nivel
elctrico, pero sin describir su estructura interna. Esta descripcin, no obstante,
puede utilizarse nicamente para realizar anlisis en pequea seal. No se
dispone de informacin en el modelo sobre la polarizacin o el consumo (no hay
terminales de alimentacin). Para analizar estos ltimos aspectos es necesario
descender al nivel estructural y describir el AO a nivel de transistor.

En resumen, los modelos y lenguajes de descripcin elctricos permiten describir
tanto la estructura como, en algunos casos, la funcin de los circuitos para
realizar anlisis mediante simulaciones del comportamiento del circuito. Pero
debido a la gran cantidad de informacin que se tiene en cuenta en los modelos,
no es factible extender el anlisis elctrico a un CI complejo en su totalidad
debido al excesivo tiempo de simulacin que esto requerira. Como
contrapartida, determinadas variables de diseo como el consumo, los retardos,
formas de onda, etc., slo pueden obtenerse con precisin mediante un anlisis
elctrico.

MODELOS Y SIMULADORES LGICOS

En principio los circuitos lgicos o digitales pueden ser analizados utilizando
simulacin elctrica a nivel de transistor, tal y como hemos visto en el apartado
anterior. Sin embargo, debido al gran nmero de componentes de los circuitos
digitales integrados esto resulta poco prctico. Para vericar un correcto
funcionamiento lgico las seales analgicas reales pueden aproximarse
utilizando nicamente dos valores o estados discretos (en el caso de sistemas
binarios). El comportamiento de un circuito lgico puede ser descrito mediante
operaciones booleanas. Estas operaciones generan una seal de salida en
respuesta a las seales de entrada. Si a nivel elctrico los elementos bsicos
eran los componentes (transistores, resistencias, condensadores, etc.), a nivel
lgico el elemento bsico es la puerta lgica. Cada puerta lgica lleva asociada
una funcin booleana que describe su funcionamiento lgico. Es necesario, sin
embargo, incorporar en este modelo informacin sobre los retardos: los tiempos
de transicin entre los cambios en las entradas y los cambios en las salidas. De
esta forma el modelo de la puerta, adems de su funcin, incorpora informacin
sobre los retardos asociados con el cambio en cada entrada. La descripcin del
circuito digital total consiste en la interconexin de las diferentes puertas lgicas
de las que est compuesto. Esta sera una descripcin estructural del circuito.


Un simulador lgico parte de un chero denominado fichero de estmulos en el
que se describe la secuencia de las seales digitales de entrada en el tiempo
(vectores de entrada).

El simulador propaga cada cambio en las entradas por toda la red de puertas
lgicas hasta obtener las seales digitales de salida. Durante esta evaluacin se
tiene en cuenta el retardo asociado a cada puerta lgica. Un aspecto importante
a tener en cuenta es que el retardo de las puertas lgicas no depende
nicamente del tipo de puerta, sino tambin de la carga conectada a su salida. El
modelo ms utilizado considera dos tipos de retardo: el retardo intrnseco para
cada tipo de puerta y el retardo extrnseco que depende de la conectividad de
cada puerta en el circuito, es decir, de la carga asociada a cada salida. Antes de
comenzar la simulacin, los simuladores lgicos analizan el circuito y calculan el
retardo total para cada puerta.

Para obtener resultados realistas el retardo extrnseco debe incluir, adems de la
carga que suponen las entradas a las que la puerta lgica vaya conectada, el
retardo introducido por las interconexiones fsicas que conectan las puertas entre
sI. En las presentes tecnologas de fabricacin submicrnicas, y debido a la gran
complejidad de los CI, el retardo debido a las interconexiones tiene una gran
importancia y suele ser el retardo dominante. Segn lo expuesto anteriormente,
se hace necesario incluir en el modelo de la puerta lgica, adems del retardo
intrnseco y la funcin booleana, informacin sobre la carga que representa cada
entrada para otras puertas que se conecten a ella, y modelar adecuadamente las
inter conexiones. Otras informaciones adicionales que suele incluir el modelo se
reeren al rea que ocupa fsicamente la puerta lgica y a su consumo, como se
muestra en el Ejemplo.

Ejemplo

En la Figura 5.5 se muestra la descripcin a nivel lgico de un biestable D, donde
se incorporan especicaciones temporales de sus retardos, su rea y sus
capacidades de entrada. La seccin queda delimitada por los comandos specify
y endspecify. Dentro de esta seccin se denen los parmetros que se requiere
que queden incluidos en el modelo del mdulo. Dentro de esta misma seccin se
denen retardos para determinados caminos entre puertos del mdulo (en este
caso, nicamente entre la entrada de reloj c y la salida q. La instruccin (c => q)
= (t1,t2) le dice al simulador que, cuando la seal de la derecha del smbolo =>
cambia porque ha cambiado la seal a la izquierda del smbolo, debe aplicarse
un retardo t1 si la transicin es de nivel bajo a alto y t2 en caso contrario.


Figura 5.5. Descripcin lgica de un biestable D incorporando informacin adicional a
la funcin lgica del componente

Los lenguajes utilizados para representar a nivel lgico los circuitos se engloban
en lo que se denominan lenguajes de descripcin del hardware (HDL). De estos
lenguajes los ms utilizados con diferencia son el Verilog y el VHDL. Estos
lenguajes son similares en su sintaxis a los lenguajes de programacin, pero
incorporan tambin una serie de primitivas que permiten describir conexiones
entre componentes, lo que los diferencia claramente de stos. Tanto Verilog
como VHDL permiten describir un mismo componente con diferentes
representaciones o vistas y tambin a diferentes niveles de abstraccin. Un
mismo componente, como el biestable D de la Figura 5.1, puede representarse
describiendo su estructura mediante la interconexin de componentes bsicos
(en este caso inversores y inversores con posibilidad de poner la salida en tercer
estado), o bien, describiendo su funcionamiento, como se muestra en ejemplos
en la prxima seccin.

AUTOEVALUACION

1. C
omente qu se describe mediante un modelo fsico.
2. E
xplique en qu consiste un modelo elctrico. Genere un ejemplo.
3. Cul es el elemento bsico a nivel lgico. Profundice en su respuesta.


LECCIN 2: VHDL BASICO

Una alternativa para modelar diseos en un FPGA es utilizar HDLs, los ms
conocidos son VHDL y Verilog ya que se trata de lenguajes estandarizados; sin
embargo no son la nica opcin, existen otras alternativas como Handel-C y
Abel, entre otros. VHDL fue desarrollado como un lenguaje para el modelado de
sistemas digitales. Proporciona una sintaxis amplia y flexible que permite el
modelado estructural, en flujo de datos y de comportamiento de hardware.
VHDL est regido bajo el estndar IEEE 1076-1993, lo que favoreci su
adopcin en la industria y se ve reflejado en las constantes mejoras de sus
herramientas; debido a su estandarizacin, un cdigo en VHDL puede ser
portable a diferentes herramientas y tambin puede ser reutilizado en diferentes
diseos.

VHDL es un lenguaje de descripcin de hardware que se utiliza para modelar,
documentar, simular, verificar y sistematizar un sistema digital. Por tanto
abarca el ciclo completo de diseo, salvo el trazo fsico o layout, desde las
especificaciones iniciales hasta la construccin del prototipo hardware.
Proporciona soporte suficiente para especificar su comportamiento o su
estructura, incluyendo jerarquas. Asimismo, es til para metodologa de diseo
ascendente pero sobre todo descendente. La semntica y construcciones del
lenguaje permiten tambin disear con facilidad bancos de prueba (test-
benches), mediante los que se llevan a cabo la simulacin de los sistemas
modelados.

En esta descripcin de los HDLs no se profundizara, solo se pretende mencionar
las caractersticas ms importantes de VHDL, algunos detalles de este lenguaje
quedaran inmersos en el desarrollo del diseo, posteriormente.

HISTORIA

En 1980 el Departamento de Defensa (DoD, Department of Defense) de Estados
Unidos inicio un proyecto denominado Circuitos integrados de muy alta velocidad
(VHSIC, Very High Speed Integrated Circuit), con el principal objetivo de
desarrollar circuitos integrados en tecnologa de 0,5 micras con muy altas
prestaciones y resistencias a la radiacin. Estos circuitos se habran de integrar
en los sistemas militares y mejorarlos en gran medida.

Antes del trmino de ese mismo ao se hizo evidente que para poder organizar y
coordinar el desarrollo de los 28 circuitos integrados propuestos por diversas
compaas, era necesario el empleo de un lenguaje de descripcin de hardware
que permitiera el flujo de informacin entre diseadores, fabricantes y usuarios.

De esta forma, en otoo de 1980, se iniciaron los trmites para el desarrollo de
un nuevo lenguaje de descripcin denominado Lenguaje para diseo y
descripcin de hardware VHSIC o VHDDL, que posteriormente se
simplificara en el acrnimo VHDL.

Con la participacin de tres compaas, Intermetrics, Texas Instruments e IBM,
en julio de l983 se inicio formalmente el proyecto de desarrollo del lenguaje
VHDL. El documento de partida del DoD especificaba que el VHDL debera ser
un lenguaje para diseo y descripcin del hardware y concretamente para ser
utilizado en:

D
ocumentacin del diseo. En principio, VHDL se estandariz para la
descripcin del hardware, pero no para diseo.
D
iseo en alto nivel.
S
imulacin.
S
ntesis.
V
erificacin. Descripcin de entradas (netlist) para la herramienta de diseo
fsico.
Otros requerimientos del DoD, para un modelo eficiente fueron:

D
escripcin genrica de modelos. De tal forma que resultara sencillo
configurar un componente en cuanto a tamao, caractersticas fsicas
temporales, fan-out42, etc. Para ello se utilizan los denominados puertos
genricos.
D
eclaracin y uso de tipos de datos. Debido a los diversos niveles de
abstraccin posibles, el lenguaje no se puede restringir a los tipos ms bsicos,
como bt o booleano. Por tanto define tambin tipos enteros, reales, fsicos,
enumerados, array, record, etc. y permite al usuario la definicin de cualquier
otro. Es por ello que se dice que VHDL, est fuertemente orientado a tipos y es
una de las caractersticas que le otorgan mayor potencial y flexibilidad.
S
ubprogramas. Se permite la declaracin y definicin de funciones y
procedimientos para conversiones de tipos, redefinicin de operadores,
creacin de otros nuevos, entrada y salida de datos desde el exterior y otras
tareas comunes a los dems lenguajes de propsito general.
C
ontrol temporal. VHDL dispone de sentencias para detectar flancos,
especificar retardos, especificar tiempos de set-up y hold, comprobar anchura de

pulso, establecer restricciones temporales, etc.
Descripcin estructural. Los requer
utilizarlo para descripcin de estructuras regulares multibit en una o ms
dimensiones.

La primera fase del desarrollo del lenguaje finalizo en julio de 1984 y en ese
mismo ao el IEEE comenz a trabajar en la estandarizacin. En 1985
apareci el primer prototipo de lenguaje y en 1987 se aprob finalmente el
estndar con el numero 1076. La aparicin del mismo supuso un fuerte impulso
y numerosas firmas de herramientas Automatizacin mediante diseo electrnico
(EDA, Electronic design automation) comenzaron a incorporar
compiladores y simuladores en sus paquetes de diseo a partir de
1990.Posteriormente llegaron las herramientas de sntesis. En 1994 el
instituto de ingenieros elctricos y electrnicos (IEEE, Institute of Electrical and
Electronic Engineers) public la revista del estndar IEEE Std 1076-1993 que es
la que se encuentra actualmente en vigor.

CARACTERSTICA PRINCIPALES DE VHDL

Tres son las caractersticas principales que incorpora VHDL enfocadas a facilitar
o permitir la descripcin de hardware: un modelo de estructura, un
modelo de concurrencia y un modelo de tiempo. Estas caractersticas junto
con la capacidad de describir funcionalidad que le confieren las propiedades
descritas en el captulo anterior, hacen de VHDL un lenguaje flexible y potente,
que se adapta perfectamente a la descripcin de sistemas electrnicos a
cualquier nivel de abstraccin.

Modelo de estructura

De forma natural cualquier sistema electrnico puede dividirse en subsistemas
ms pequeos. Por ello VHDL incorpora el concepto de estructura. Esta
caracterstica nos permite realizar el modelo de un sistema digital cualquiera a
partir de la referencia a las distintas partes que lo forman y especifican la
conexin entre estas. Cada una de las partes, a su vez, pueden estar modelas
de forma estructural a partir de sus componentes, o bien estar descritas de forma
funcional, usando los recursos de descripcin algortmica del lenguaje.

Al describir cualquier dispositivo en VHDL (desde una puerta hasta un sistema
completo) el diseador debe definir dos elementos principales: la interfaz del
dispositivo con el exterior (la entidad o entity) y la descripcin de la funcionalidad
que realiza el dispositivo (la arquitectura o architecture). La interfaz de un
dispositivo tiene por objeto definir que seales del dispositivo son visibles o
accesibles desde el exterior, lo que se llaman los puertos (ports) del dispositivo.
En la arquitectura se definir la funcionalidad que implementa dicho dispositivo, o

sea, que transformaciones se realizarn sobre los datos que entren en los
puertos de entrada, para producir nuevos valores sobre los puertos de salida.

Para poder utilizar elementos ya definidos en VHDL en descripciones
estructurales de un nuevo diseo, VHDL incorpora el concepto de componente
(component) y de referencia a un componente. Cualquier elemento modelado
con VHDL puede ser usado como un componente de otro diseo. Para ello
solamente es necesario hacer referencia al elemento a utilizar y conectar los
puertos de su interfaz a los puntos necesarios para realizar el nuevo diseo. La
Figura 5.6 ilustra esta idea, el sistema bajo desarrollo se forma a partir de dos
subsistemas que se habrn definido con anterioridad. El diseador solo debe
preocuparse de las entradas y las salidas de los subsistemas (su interfaz) y de la
forma adecuada en que debe conectarlas para formar el nuevo sistema, pero no
es necesario conocer cmo est descrito cada uno de los subsistemas.

Figura 5.6. Modelo de estructura en VHDL

Modelo de concurrencia

El hardware es por definicin concurrente, en ltima instancia cualquier
dispositivo digital est formado de un mar de puertas lgicas, todas ellas
funcionando en paralelo. El elemento bsico que ofrece VHDL para modelar
paralelismo es el proceso (process).

Un proceso puede entenderse como un programa, se compone de sentencias,
puede llamar a subprogramas, puede definir datos locales, etc. En general, un
proceso describe un comportamiento y el cdigo que contiene se ejecuta de

forma secuencial. Pero todos los procesos contenidos en una descripcin VHDL
se ejecutan de forma paralela. Desde este punto de vista un modelo VHDL
puede entenderse como un mar de programas secuenciales ejecutndose de
forma paralela. De hecho cualquier descripcin VHDL es transformada en un
conjunto de procesos concurrentes equivalentes, y este mar de procesos
concurrentes es la informacin de entrada del simulador.

Estos procesos que se ejecutan concurrentemente deben poder comunicarse
(sincronizarse) entre ellos. El elemento necesario para comunicar dos procesos
es la seal (signal). Cada proceso tiene un conjunto de seales a las que es
sensible. Ser sensible a una seal significa que en cuanto se produzca un
cambio en el valor de dicha seal (un evento en la seal), el proceso se
ejecutar hasta que encuentre una sentencia de suspensin del proceso (wait).
Al llegar a esta sentencia, el proceso quedar suspendido, esta suspensin ser
por un perodo determinado de tiempo, o bien hasta que se produzca un nuevo
evento en alguna de las seales a las que sea sensible dicho proceso. Aparte de
poder suspender la ejecucin de un proceso (sentencia wait), este es un bucle
infinito, o sea, al llegar a su final vuelve a ejecutarse desde el principio.

Para ilustrar mejor este concepto, la Figura 5.7 define los procesos equivalentes
a una puerta and y una puerta OR de dos entradas cada una. Notar que en este
ejemplo se utiliza la sea c para sincronizar los dos procesos, siempre que se
produzca un evento en la seal c, se ejecutar el proceso OR2. Por supuesto, y
dado el paralelismo en la ejecucin de los procesos, si en un momento de la
simulacin se producen eventos sobre las seales de la lista de sensibilidad de
ambos procesos (por ejemplo, en a y en d), los dos se ejecutan en ese tiempo de
simulacin.

Figura 5.7. Modelo de concurrencia en VHDL

Sobre las seales slo diremos de momento que son objetos que pueden ir
variando su valor a lo largo de la simulacin (en este aspecto son parecidas a las
variables). Su caracterstica principal es que tienen asociada una o ms colas de
eventos (drivers) que define su comportamiento a lo largo del tiempo. La cola de
eventos est formada por conjuntos de pares tiempo/valor, y en las asignaciones
a seal es esta cola de eventos la que recibe los valores asignados.

Modelo de tiempo

Una de las finalidades del modelado en VHDL del hardware es poder observar su
comportamiento a lo largo del tiempo (simulacin). El concepto de tiempo es
fundamental para definir cmo se desarrolla la simulacin de una descripcin
VHDL.

La simulacin de un modelo VHDL es una simulacin dirigida por eventos. Esto
significa que el simulador mantiene unas listas de eventos (cambios en las
seales internas del modelo y tambin de las entradas y salidas) que se han de
producir a lo largo del tiempo de simulacin. Como el comportamiento del
modelo es estable mientras no se produzca un evento, la tarea del simulador
consiste en avanzar el tiempo de simulacin hasta el siguiente evento y calcular
sus consecuencias sobre la lista de eventos futuros.
La simulacin VHDL abstrae el comportamiento real del hardware,
implementando el mecanismo de estmulo respuesta (componentes funcionales
reaccionan a la actividad en sus entradas produciendo cambios en sus salidas)
implementando un ciclo de simulacin de dos etapas (Figura 5.8), basado en los
procesos (elementos funcionales) y las seales (entradas y salidas de estos
elementos funcionales; conexiones entre elementos).

En la primera etapa las seales actualizan su valor. Esta etapa finaliza cuando
todas las seales que deban obtener un nuevo valor en el tiempo actual de
simulacin (tenan un evento programado en su cola de eventos) han sido
actualizadas. En la segunda etapa, los procesos que se activan (aquellos que
tengan en su lista de sensibilidad una seal en la que se haya producido un
evento) se ejecutan hasta que se suspenden (con la ejecucin de una sentencia
wait). Esta etapa finaliza cuando todos los procesos que se haban activado se
hayan suspendido. Entonces el tiempo de simulacin avanza hasta el siguiente
instante de tiempo en el que haya un evento programado, y se repiten los dos
pasos del ciclo de simulacin. La simulacin termina cuando no haya ms
eventos programados o cuando se llegue al tiempo de simulacin especificado.


Figura 5.8. Ciclo de simulacin VHDL

Es importante notar que el modelo de tiempo implementado por el ciclo de
simulacin VHDL implica que siempre hay un cierto retardo entre el momento en
que un proceso coloca un nuevo valor en la cola de eventos de una seal (el
proceso ejecuta la asignacin sobre la seal) y el momento en que esta seal
toma el valor programado en la cola de eventos. Incluso en el caso de que no se
especifique un retardo concreto, se utilizar un retardo delta (delta delay). Un
retardo delta no implica actualizar el tiempo de simulacin, pero s que implica
ejecutar un nuevo ciclo de simulacin.
El concepto de retardo delta es importante para entender otra diferencia
importante entre variable y seal. Una variable actualiza su contenido en cuanto
se ejecuta una asignacin sobre ella. En cambio cuando se ejecuta una
asignacin sobre una seal, se proyecta un nuevo evento sobre su cola de
eventos y solo cuando todos los procesos se hayan ejecutado y estn
suspendidos, el valor de la seal se actualizar con el valor proyectado en su
cola de eventos.

Este mecanismo de retardo delta se introduce para permitir la simulacin de
hardware (paralelo por naturaleza) usando mquinas secuenciales.
Consideremos el cdigo VHDL de la Figura 5.9, en el que aparecen dos
elementos secuenciales conectados en forma de registro de desplazamiento.

El mecanismo de retardo delta permite que, independientemente del orden en
que se ejecuten los dos procesos, el segundo (FF2) siempre reciba el valor
correcto de Q1, ya que aunque se haya ejecutado con anterioridad el primer
proceso (FF1), la asignacin que ste realiza sobre Q1 an no habr tenido
lugar (en todo caso se habr proyectado el evento sobre la cola de eventos de
Q1). De forma que al realizar la asignacin de D1 sobre Q2 se colocar en la
cola de eventos de Q2 el valor correcto de D1 (an sin actualizar). Slo en el
momento en que ambos procesos se hayan suspendido, se actualizarn las
seales con los valores que contengan sus colas de eventos.


Figura 5.9. Determinismo en la simulacin VHDL

UNIDADES BSICAS DE DISEO

Una unidad de diseo es una construccin VHDL que puede ser
analizada independientemente. Existen cinco tipos diferentes de unidades de
diseo: la declaracin de entidad (entity declaration), la arquitectura de una
entidad (architecture), la configuracin (configuration), la declaracin de paquete
(package declaration) y el cuerpo del paquete (package body).

La declaracin de entidad, la declaracin de paquete y la configuracin se
llaman unidades primarias, mientras que la arquitectura de entidad y el cuerpo
del paquete se consideran unidades secundarias porque dependen de una
entidad primaria que debe ser analizada antes de poder ser analizadas ellas
mismas.

Un dispositivo se representa en VHDL mediante una entidad, que consta de una
declaracin de entidad, donde se da una visin externa del dispositivo
definindose la interfaz con su entorno, y una arquitectura, donde se define su
funcionalidad. Para poder probar diferentes opciones a la hora de modelar un
dispositivo, VHDL permite definir mltiples arquitecturas asociadas a una nica
entidad. La configuracin es la construccin encargada de seleccionar de
seleccionar la arquitectura especfica que se va a utilizar para una entidad.

En VHDL cada objeto debe ser declarado antes de utilizarse. En general, las
declaraciones se realizan en las unidades de diseo donde estos objetos son
necesarios, por lo que no sern visibles en las dems unidades. Para
declaraciones tiles para varias unidades de diseo, VHDL proporciona el
paquete, que evita la multiplicidad de declaraciones comunes. Normalmente el
paquete se divide en dos unidades de diseo VHDL: la declaracin y el cuerpo
del paquete.

Declaracin de entidad

La declaracin de una entidad sirve para definir la visin externa del dispositivo
que dicha entidad representa, la interfaz con su entorno. VHDL separa esta
visin externa de la implementacin concreta del dispositivo para dar la
posibilidad de que esta quede oculta. De este modo, despus de haber analizado
la declaracin de una entidad y, por tanto, haberla almacenado en una biblioteca,
esta entidad podr ser utilizada por otros diseos que solo requieran de dicha
interfaz para usarla.

La sintaxis VHDL para declarar una entidad es la siguiente:

El identificador es el nombre que va a recibir la entidad y servir para poder
referenciarla ms tarde. Excepto la primera y la ltima lnea de la declaracin,
todas las dems son opcionales. La declaracin de una entidad que implemente
un semisumador se muestra en la Figura 5.10.

Figura 5.10. Diagrama de la interfaz del semisumador de 2 bits

Los puertos determinan la interfaz del dispositivo con el exterior y para
comprender mejor que son se pueden comparar con las patillas de un circuito.
Para cada puerto se tendr que indicar el nombre, tipo y el modo. El nombre se
utilizar para poder referenciarlo, el tipo definir la clase de informacin que se
transmitir por el puerto mientras que el modo servir para definir la direccin de
la informacin, en el sentido que los puertos puedan ser de entrada, de salida o
bidireccionales.

Arquitectura

Sirve para definir la funcionalidad de la entidad que representa. Describe un
conjunto de operaciones sobre las entradas de la entidad que determinan el valor
de las salidas en cada momento. Antes de poder ser analizadas es
imprescindible haber analizado la declaracin de la entidad, de modo que cuando
sta se modifique la arquitectura tendr que ser re-analizada.

La sintaxis VHDL para definir la arquitectura de una entidad es la siguiente:

El identificador es el nombre que va a recibir la arquitectura y servir para
referenciarlo ms tarde. Adems debe indicarse el nombre de la entidad a la que
pertenece. La seccin de sentencias concurrentes describe propiamente la
funcionalidad del dispositivo. Existen muchos tipos de sentencias concurrentes.
Dependiendo del tipo de sentencias utilizadas se puede modelar una arquitectura
siguiendo diferentes estilos:

Estilo algortmico

Define la funcionalidad del dispositivo mediante un algoritmo ejecutado
secuencialmente, de forma muy parecida a como lo hace cualquier programa
escrito en un lenguaje de programacin comn. Por tanto, no se hace ninguna
referencia a la estructura que se seguir para implementar el algoritmo en
hardware.

La arquitectura de un multiplexor de dos bits utilizando un estilo de modelado
algortmico sera:

En este momento se puede decir que un proceso, definido mediante la palabra
clave process, es una sentencia concurrente, en el sentido que todos los
procesos se ejecutan simultneamente, que est formado por una o ms
instrucciones secuenciales. Por esta razn, una arquitectura con un solo proceso
es equivalente a un algoritmo ejecutado secuencialmente.

Estilo flujo de datos

Una descripcin de estilo de flujo de datos refleja la funcionalidad de un
dispositivo mediante un conjunto de ecuaciones ejecutadas concurrentemente,
que determinan el flujo que van a seguir los datos entre mdulos encargados de
implementar las operaciones. En este estilo ya existe una correspondencia
directa entre el cdigo y su implementacin hardware. Suele considerarse que
este tipo de descripcin es funcional y estructural al mismo tiempo, ya que define
tanto el comportamiento de los mdulos como su interconexin con los
dems mdulos.
El multiplexor de dos bits declarado anteriormente siguiendo un estilo de
descripcin de flujo de datos sera:


Es
tilo estructural

Una arquitectura definida utilizando un estilo estructural consiste en un conjunto
de componentes interconectados mediante seales. Un ejemplo tpico de
descripcin utilizando este estilo es la representacin de un circuito como una
lista de componentes interconectados (netlist) de una biblioteca de celdas
estndar de una tecnologa determinada. La descripcin es puramente
estructural en el sentido que no incluye ningn tipo de funcionalidad, sta en todo
caso est incluida en la definicin de la arquitectura de los componentes que
forman la descripcin.

El multiplexor de dos bits declarado anteriormente podra describirse en estilo
estructural como un conjunto de puertas interconectadas de la manera siguiente:


Hay que dejar claro que aunque se hayan explicado diferentes estilos para
describir una arquitectura VHDL y se hayan dado ejemplos de cada uno de ellos,
todos estos estilos pueden mezclarse en la implementacin de una sola
arquitectura.

Configuracin

La configuracin es la construccin VHDL encargada de seleccionar la
arquitectura que se quiere utilizar para una entidad concreta. VHDL permite
definir ms de una arquitectura por entidad para facilitar el estudio de varias
posibilidades a la hora de implementarla. La sintaxis simplificada de una
configuracin es la siguiente:


El identificador es el nombre que va a recibir la configuracin y servir para
poder referenciarla ms tarde. Aparte de aportar su nombre, es necesario
identificar la entidad y la arquitectura relacionadas en la configuracin mediante
sus identificadores respectivos. Cuando el diseo sea jerrquico, tambin
pueden determinares las entidades y arquitecturas que se van utilizar para los
componentes de ms bajo nivel. En este caso es necesario relacionar las
referencias de los componentes con una entidad y una arquitectura o bien
indicar la configuracin que se quiere usar para cada componente. Como se
podra dar el caso de que dos referencias de un mismo componente
utilizaran diferentes arquitecturas (o entidades), se da flexibilidad para
configurar todas las referencias de un componente a la vez o por separado.
La configuracin del multiplexor de dos bits utilizado en el apartado anterior en
el caso que se quiera trabajar con la arquitectura llamada FlujoDatos sera:

Paquetes

Un paquete permite agrupar un conjunto de declaraciones para que puedan ser
usadas por varios dispositivos sin ser repetidas en la declaracin de cada
dispositivo. De esta forma se facilita la reutilizacin y la actualizacin del cdigo.
Normalmente en un paquete se suelen declarar constantes, tipo y subtipos de
datos, subprogramas y componentes. Ms adelante se ver con ms detalle
el significado y la utilizacin de cada uno de estos elementos del lenguaje.

Un aspecto importante del paquete es que al igual que pasaba con las entidades,
se divide en dos unidades de diseo diferenciadas: la declaracin y el cuerpo del
paquete. La declaracin de paquete aporta la visin externa de los elementos
que se declaran mientras que el cuerpo del paquete define su implementacin.
De este modo se pueden ocultar los detalles de implementacin a un diseador
que puede estar interesado en cmo utilizar un elemento pero no necesita saber
cmo est implementado.

La sintaxis VHDL para declarar un paquete es la siguiente:

Para el cuerpo del paquete la sintaxis VHDL es:

Como puede apreciarse, la sintaxis es muy parecida para la declaracin y el
cuerpo del paquete, la nica diferencia reside en la naturaleza de las
declaraciones de las dos unidades. Al analizar el cuerpo de un paquete es
imprescindible haber analizado la declaracin antes, de forma que si sta vara
se tendr que re-analizar el cuerpo del paquete.Cuando se analiza un paquete, el
resultado del anlisis queda almacenado en una biblioteca para poder ser usado
ms adelante.

Bibliotecas

Una biblioteca sirve para almacenar el resultado del anlisis de las unidades de
diseo para su uso futuro. Las bibliotecas son beneficiosas porque facilitan la
comparticin y la reutilizacin del cdigo en diferentes diseos.
Aunque las unidades de diseo se analicen separadamente, se tiene que
respetar un cierto orden ya que algunas unidades dependen de otras. En
general, la declaracin de una entidad tiene que analizarse antes que su
arquitectura y la declaracin de un paquete antes que su cuerpo. Adems,
cuando una entidad utilice algn elemento de un paquete, las unidades que este
paquete tienen que analizarse antes que las unidades de la entidad. Por ltimo
antes de analizar una configuracin tienen que haberse analizado las
arquitecturas seleccionadas en dicha configuracin.

La biblioteca work o de trabajo sirve de biblioteca por defecto y es la que se
utiliza siempre que no se especifique otro nombre. De todos modos, el diseador
puede crear el nmero de bibliotecas que crea necesario y repartir sus diseos
entre las bibliotecas de la forma que crea ms conveniente.

Desde un modelo almacenado en una biblioteca no puede accederse
directamente a las unidades de diseo de otras bibliotecas, ya que solamente se

tiene visibilidad de la biblioteca donde est almacenado este modelo. Para
dar visibilidad a una biblioteca se utiliza la sentencia library seguida del
nombre de la biblioteca. Por ejemplo, para usar los elementos de un paquete que
se llame PaqueteEjemplo almacenado en la biblioteca BibliotecaEjemplo desde
un modelo que se vaya a guardar en otra biblioteca se tendra que empezar el
modelo de la forma:

Las bibliotecas work y std son excepciones en el sentido que siempre son
visibles y, por tanto, no requieren la sentencia library.

Finalmente cabe destacar que la definicin de biblioteca es una definicin lgica,
en el sentido de que cada herramienta puede implementarla como quiera sobre
el sistema de ficheros. En algunos casos una biblioteca ser un fichero, en otros
un directorio o una estructura jerrquica de directorios. Por esta razn, cada
herramienta debe aportar facilidades para crear bibliotecas y mapaer su
estructura lgica a la posicin fsica en el disco.

AUTOEVALUACION

1. Defina VHDL
2. Nombre las tres caractersticas principales que incorpora VHDL
enfocadas a facilitar la descripcin de hardware.
3. En qu consiste el modelo de estructura en VHDL.
4. Qu significa que la simulacin de un modelo VHDL est dirigida por
eventos.
5. Genere un ejemplo VHDL para definir la arquitectura de una entidad.


LECCIN 3: NIVELES DE DESCRIPCIN VHDL

VHDL es un lenguaje descriptor de hardware de gran generalidad derivada del
lenguaje de alto nivel ADA43. Dispone de tipos abstractos para definir el formato
y valores de seales, variables, constantes, etc. y proporciona amplias
facilidades para la realizacin de algoritmos. Los diferentes niveles de
descripcin que maneja VHDL son los siguientes:

Nivel
algortmico. Es el nivel con mayor grado de abstraccin. Aqu el diseador solo
describe el comportamiento del sistema, sin preocuparse de las seales o
componentes internos del mismo. Por ello al referirse a l se suele hablar de
nivel de comportamiento o descripcin de alto nivel.
Nivel de
transferencia de registros (RTL, Register Transfer Level). Este nivel
proporciona un cierto grado de abstraccin con respecto al hardware, pero el
diseador se ve obligado a describir las distintas seales que interactan en un
circuito y su comportamiento en funcin de las entradas por medio de
ecuaciones lgicas y sentencias de asignacin.
Nivel lgico.
Utiliza los recursos que el lenguaje proporciona para describir las
interconexiones entre los distintos componentes de un circuito. Otra
denominacin habitual para referirse a este nivel es la de estructural.
De los niveles anteriores, el algortmico ofrece las ms grandes ventajas y

generalmente es el ms empleado, ya que no necesita de saber detalles
especficos de las arquitecturas a programar, entre otras cosas.

ETAPAS BSICAS EN EL PROCESO DE DISEO

El proceso de diseo se puede dividir en seis etapas bien definidas:
Definicin de los requerimientos del diseo.
Modelado del diseo en VHDL.
Simulacin del cdigo fuente.
Sntesis, optimizacin y ajuste del diseo.
Simulacin post-layout.
Programacin del dispositivo.

Definicin de los requerimientos del diseo

Antes de empezar a escribir lneas de cdigo, se debe tener una idea clara de los
objetivos y requerimientos del diseo (especificaciones): Qu funcionalidad
debe tener el diseo?, esto es, Para qu sirve? Cules son los tiempos
requeridos para la inicializacin o la relacin reloj- salida? Cul es la
frecuencia mxima de operacin? Cules son los caminos crticos?
Responder de forma adecuada a stas y otras preguntas ayudarn a elegir una
metodologa de diseo y una arquitectura de dispositivo adecuada.

Modelado del diseo en VHDL

A partir de las especificaciones se puede tener la tentacin de empezar a escribir
lneas de cdigo, pero es recomendable decidir una metodologa de diseo. Esto
es, elegir la forma en que ser descrito, el resultado ser un diseo ms
eficiente.
Existen dos tipos de metodologa: ascendente, descendente. La primera implica
el crear estructuras jerrquicas, mientras que la ltima ve el diseo como un
todo.

La metodologa ascendente (Bottom-Up), Esta metodologa tiene la
finalidad de formar mdulos de aplicacin especifica mediante la descripcin de
elementos bsicos o primitivas, que formaran nuevos mdulos hasta llegar a uno
solo que representa el sistema completo, desde un nivel bajo hasta uno alto de
abstraccin.
La metodologa descendente (Top-Down), Esta metodologa parte de un
nivel alto de abstraccin y detalla los mdulos de aplicacin especfica segn se
necesite. No es necesario que un modulo que ha alcanzado el nivel primario
alcance el nivel de primitivas.

Posteriormente a la decisin de la metodologa a aplicar, es posible describir

diagramas de flujo, diagrama de bloques, etc. con el lenguaje de descripcin
elegido. Hay que ser muy cuidadoso con la sintaxis y con la semntica. Un
modo de trabajo utilizado por muchos diseadores consiste en editar un
ejemplo y adaptarlo a las necesidades del diseo concreto.

Simulacin del Cdigo Fuente

La simulacin de cdigo permite depurar errores funcionales antes de la sntesis,
tambin es conocida como simulacin lgica ya que se realiza antes de rutear al
dispositivo a diferencia de la simulacin post diseo.

Sntesis, Optimizacin y Ajuste del diseo

Sntesis
Se puede definir como la traduccin de la descripcin de un diseo a una
representacin de circuito de bajo nivel (netlist). El proceso de sntesis depende
de la tecnologa empleada, en otras palabras, el paso de una descripcin en
VHDL hacia un conjunto de netlist es diferente de un dispositivo a otro. El
proceso de sntesis convierte el diseo a una estructura de datos
interna, traduciendo el comportamiento descrito en alto nivel a una descripcin
de nivel RTL. La descripcin RTL especifica registros, seales de entrada y
salida y la lgica combinacional entre ellas. Algunas herramientas de sntesis
traducen estructuras de datos en funciones lgicas optimizadas segn la
arquitectura elegida.

Optimizacin
El proceso de optimizacin depende de tres variables:
La forma de las expresiones booleanas.
El tipo de recursos disponibles.
Las directivas de sntesis utilizadas (tanto automticas como propias de
usuario).

La optimizacin de una estructura PLD o CPLD implica la simplificacin de las
expresiones lgicas a una suma mnima de trminos producto, adems tambin
se optimiza el nmero de literales. Para ello se utilizan tcnicas de simplificacin
de la forma cannica en una suma de trminos producto. La optimizacin para
FPGAs tpicamente requiere que la lgica se exprese en factores comunes que
se puedan utilizar en diferentes partes del diseo.

Ajuste
El ajuste es el proceso por el que se toma la lgica producida por la sntesis y la
optimizacin y se coloca en un dispositivo lgico, transformando la lgica (en
caso de ser necesario) para obtener el mejor ajuste. Ajuste es un trmino
utilizado habitualmente para describir el proceso de colocar los recursos en
arquitecturas del tipo CPLD.


Cuando la arquitectura es una FPGA el proceso se suele denominar ruteo y
colocacin, ya que se colocan bloques lgicos en diferentes clulas del FPGA y
posteriormente se interconectan entre s o hacia bloques de entrada/salida. El
proceso de ajuste en un CPLD puede ser complejo, ya que el modo en que la
lgica se puede poner en un dispositivo concreto suele ser variado.

Programacin del dispositivo

En la Figura 5.11 se ejemplifica el uso de VHDL para programar un FPLD. Note
el uso de cadenas de bits, que corresponden a los estados de los switches en las
matrices de ruteo, los switches electrnicos en el FPGA se abren o cierran de
acuerdo al bit correspondiente en la cadena de bits.


Figura 5.11. Programacin mediante VHDL

Ejemplo de descripcin VHDL

En la Figura 5.12 se muestra la descripcin estructural mediante el lenguaje
VHDL de un registro de cuatro bits compuesto de cuatro biestables D por anco
de subida con reset activo a nivel alto. El biestable, por el contrario, se describe
funcionalmente incorporando un retardo tanto entre la seal de reset y la salida
como entre el reloj y la salida. La particularidad del VHDL es que para cada
componente (a los que se denomina entidades) pueden denirse varias
arquitecturas, que serian las diferentes vistas (funcional, estructural, etc.) del
componente. Las entidades se describen indicando nicamente sus entradas y
salidas (puertos en la sintaxis VHDL). Posteriormente se denen una o ms
arquitecturas para cada entidad. La descripcin del biestable_D que se realiza
mediante un proceso es el equivalente en VHDL a la descripcin Verilog ,
aadiendo una entrada adicional para la puesta a cero (clr).

En la descripcin estructural del registro se instancia cuatro veces (bit0, bit1, bit2
y bit3) la entidad biestable_D, usando su vista behavioral (esto es necesario por
si hubiese varias vistas de un mismo componente). Con la instruccin portmap se
realiza un mapeado de las entradas y salidas del registro conectndolas a los
puertos de cada biestable segn corresponde. En caso de necesitar nodos
intermedios estos deberan declararse como signals, que son similares a los
wires del Verilog.

Figura 5.12. VHDL de un biestable D por flanco de subida

AUTOEVALUACION

1. Mencione los niveles de descripcin VHDL
2. Con sus palabras, mencione las etapas bsicas en el proceso de diseo
con VHDL.
3. Describa la finalidad de la metodologa descendente (Top-Down).
4. Proponga un ejemplo de aplicacin VHDL.


LECCIN 4: MODELOS Y SIMULADORES DE ALTO NIVEL

La complejidad cada vez mayor, sobre todo de circuitos digitales como los
microprocesadores, obliga a describir el sistema cada vez a un nivel mayor de
abstraccin para hacer manejable su diseo. Los requerimientos tan exigentes
de la industria que obligan a reducir al mximo los tiempos en los que el producto
llega al mercado desde la fase inicial de concepcin del mismo tienen una gran
repercusin en los mtodos de diseo utilizados. Es necesario realizar
simulaciones y comprobaciones de viabilidad y funcionalidad cuando el diseo
est apenas bosquejado, es decir, cuando nicamente se encuentra denida la

arquitectura a alto nivel, sin haberse realizado todava la implementacin, ni
siquiera a nivel lgico, de los bloques de que consta. Es por ello que cada vez
son ms necesarios los lenguajes y simuladores que permitan realizar estas
tareas a alto nivel.

Histricamente, la descripcin ms utilizada ha sido la RTL (del ingls register
transfer level), utilizando un lenguaje de descripcin de hardware como los que
hemos visto en el sub-apartado anterior. Dicho cdigo RTL describe cada bit de
estado en el sistema y todas las operaciones que pueden tener lugar en ese
estado. Describe tambin cada registro, matriz de memoria, bloque aritmtico y
lgico. Esta descripcin es de forma estructural, pero no tiene por qu
corresponderse con la implementacin exacta que despus tendr cada bloque,
ya que lo importante es describir la funcionalidad del sistema y sus partes y
poder evaluarla conjuntamente. Dado que la representacin es de tipo
estructural, es posible utilizar tambin un esquemtico para describir el sistema
de forma RTL (ver Figura 5.13).
Posteriormente los avances en informtica y herramientas CAD han permitido
elevar an ms el nivel de abstraccin y utilizar construcciones muy parecidas a
las de los programas y algoritmos software (bucles, clusulas if-then-else, etc.).
El sistema queda descrito entonces de forma funcional. Existe la posibilidad de
traducir una especicacin HDL de este tipo funcional a una descripcin RTL, y
sta es una de las tareas de los programas de sntesis de los que se trata en el
siguiente apartado.

Ejemplo

En este ejemplo presentamos la descripcin RTL de un multiplicador-acumulador
(MAC) que trabaja en pipeline. El circuito opera sobre una secuencia de nmeros
complejos {xi} y {yi}. El MAC multiplica dos elementos correspondientes de las
secuencias y acumula la suma de los productos. El resultado es:

donde N es la longitud de la secuencia.

Cada nmero complejo se representa de forma cartesiana (separando la parte
real de la imaginaria). Si dos nmeros complejos x e y se expresan de esta
forma, su producto p, que es tambin un nmero complejo, se puede calcular de
la siguiente forma:

p_real = x_real y_real x_imag y_imag

p_imag = x_real y_imag x_imag y_real

La suma de x e y es un nmero complejo s calculado de la siguiente forma:

s_real = x_real + y_real s_imag = x_imag + y_imag

El circuito MAC calcula el resultado tomando pares sucesivos de nmeros
complejos, cada uno de una de las dos secuencias de entrada, formando un
producto complejo y aadiendo el resultado al contenido de un registro
acumulador. El acumulador se inicializa a cero al principio y se reinicializa cada
vez que termina la operacin sobre un par de secuencias completas. Para
realizar este proceso son necesarias cuatro multiplicaciones para formar los
productos parciales. Despus una suma y una resta para formar el producto
completo y, nalmente dos sumas para acumular el resultado.

El retardo total para completar la operacin ser la suma de los retardo
necesarios para realizar cada uno de los pasos. No obstante, insertando registros
que memoricen los resultados parciales, es posible aprovechar los recursos que
quedan libres una vez han realizado su operacin sobre un par de datos de
entrada, para realizar esa misma operacin parcial sobre el siguiente par, aunque
la operacin total sobre el par de datos original no se haya completado todava,
de forma que los datos van entrando en el MAC a un ritmo superior del que dura
toda su operacin. Esta tcnica se conoce con el nombre de pipeline. La
descripcin RTL del MAC se muestra en la Figura 5.13. En ella podemos
identicar fcilmente todos los componentes de los que hemos hablado. A la
salida de cada operador se aade un registro para almacenar el valor parcial de
los resultados. La etapa nal acumula el resultado mediante la conexin de la
salida de los dos registros con reset a la entrada de los sumadores. Los otros dos
registros RS detectan cundo se produce un desbordamiento en la acumulacin
para indicarlo a la salida del circuito.


Figura 5.13. Descripcin RTL de un multiplicador-acumulador (MAC)
de nmeros complejos

En la implementacin de la gura la operacin total del MAC necesita de cuatro
ciclos de reloj para completarse (el primero para cargar los datos de entrada, el
segundo para almacenar los productos parciales, el tercero para almacenar los
productos totales y el cuarto para acumular su suma). Sin embargo, gracias a la
tcnica pipeline, el MAC completa una operacin cada ciclo de reloj y para
procesar una secuencia completa de N pares de nmeros complejos necesitar
N+3 ciclos de reloj.

AUTOMATIZACIN DEL DISEO MICROELECTRNICO

A la hora de abordar el diseo de un sistema electrnico complejo, el ingeniero
nicamente puede centrar sus esfuerzos a un nivel en el que sea capaz de
manejar el sistema. Por ejemplo, un diseador podra manejar el diseo de un
sistema representado por un conjunto de 10 ecuaciones booleanas, pero no uno
representado por 10000 ecuaciones.


En este ltimo caso, debera ascender un nivel de abstraccin y reducir la
cantidad de descriptores del sistema hasta que su nmero sea manejable, como
por ejemplo 10 algoritmos. En los niveles de abstraccin ms bajos el diseo slo
puede ser abordado particionando el sistema en partes ms pequeas y
repartindolas a varios diseadores, o bien, mediante la automatizacin del
diseo, es decir, el uso de herramientas CAD que realicen tareas de diseo
automtico. Los procesos de automatizacin del diseo encierran siempre dos
procesos en direcciones opuestas: por un lado las sntesis y optimizacin, que
partiendo de una representacin en un nivel de abstraccin obtienen la
representacin del circuito en un nivel inferior, ms detallado; y por otro la
verificacin, que consiste en comprobar que el circuito representado en el nivel
inferior se comporta tal y como se habIa descrito en el nivel superior. Este ltimo
proceso se lleva a cabo principalmente mediante anlisis y simulaciones en
ambos niveles y la comparacin de los resultados.

El proceso de sntesis es ms complejo, debido a que existen, normalmente,
muchos grados de libertad a la hora de implementar una determinada funcin
descrita en un nivel superior de abstraccin. Adems de la funcionalidad
intervienen otras variables, como el consumo, el rea ocupada, la velocidad de
operacin. Dado que normalmente no es posible obtener un sistema sintetizado
que maximice nuestras expectativas en todos los aspectos (por ejemplo, las
implementaciones ms rpidas de una funcin normalmente ocupan una mayor
rea y consumen ms), es necesario establecer un compromiso o jar que
variable nos interesa ms. De ah que el proceso de sntesis vaya siempre unido
al de optimizacin: se trata no nicamente de traducir la especicacin del
sistema de un nivel a otro, sino de encontrar la implementacin que optimice el
consumo, o la velocidad, o el rea, etc.

Dado que existen, como ya se ha visto, distintos niveles de abstraccin, los
procesos de sntesis se clasican por el nivel al que actan. Por simplicidad
vamos a considerar nicamente tres niveles tal y como se indica en la Figura
5.14 a y b muestra los procesos de sntesis en estos tres niveles que veremos
con algo ms de detalle en los sub-apartados siguientes.

Figura 5.14. a) Niveles de abstraccin y vistas y b) procesos de sntesis asociados


Sntesis de alto nivel

La sntesis a nivel de arquitectura, o sntesis de alto nivel, como la llaman
tambin algunos autores, es una metodologa de diseo que ha surgido tras
muchos aos de investigacin sobre mtodos matemticos de representacin
(bsicamente teora de grafos) y algoritmos de optimizacin. Hoy en da existen
ya herramientas comerciales que permiten describir un sistema electrnico a alto
nivel sin un conocimiento previo de su implementacin consiguiendo de forma
automatizada, y en funcin de las restricciones impuestas (mnima rea, mxima
velocidad, mnimo consumo, etc.), una implementacin del sistema a nivel lgico.
Este proceso consta de dos etapas, la sntesis de la arquitectura, que veremos
aqu y la sntesis lgica. La descripcin del circuito a alto nivel se realiza
mediante los lenguajes HDL de los que hablamos en el apartado anterior.

La sntesis de la arquitectura se basa en el principio de que todo sistema puede
modelarse mediante una serie de operaciones y sus dependencias. El primer
paso del proceso de sntesis consiste en traducir la especicacin que el
diseador realiza utilizando uno de los lenguajes HDL en una representacin
basada en operadores (denominados recursos) y sus dependencias. Estas
representaciones formales pueden ser de varios tipos, pero todas se basan en
grafos. El proceso de sntesis consiste en identicar los recursos hardware que
pueden implementar las operaciones. Esto se realiza mediante dos procesos:
scheduling y binding. El proceso de scheduling consiste en determinar el orden
en que se realizaran las operaciones y el proceso de binding consiste en repartir
las operaciones entre los recursos disponibles. Estos dos procesos se realizan
iterativamente dentro de un bucle de optimizacin en el que se jan como
objetivos, bien realizar las operaciones con el mnimo nmero de recursos
posible, bien realizarlas en el menor tiempo posible, bien un compromiso entre
ambos. Como vemos, la principal caracterstica del proceso de sntesis
es la existencia de mltiples soluciones.

Los procesos de optimizacin consisten en programas lineales con solucin
entera (ILP-Integer Linear Problem) que deben resolverse por algoritmos
heursticos, ya que son problemas de un nivel de complejidad no tratable por
mtodos exactos. El resultado de este proceso de sntesis se representa
usualmente mediante un grafo de ujo de datos (DFG) y/o un grafo de
secuenciacin (SG), como se muestra en el Ejemplo. La sntesis de alto nivel se
implementa sobre una estructura compuesta por un datapath (DP) y una unidad
de control (UC).

El DP est formado por los recursos hardware a los que se asignan las
operaciones y la UC secuencia el funcionamiento, la conectividad y el traslado de


datos de un recurso a otro para implementar el algoritmo descrito por el
diseador.

Las variables bsicas de optimizacin de la sntesis de alto nivel son tres: el rea
(que est relacionada con el nmero de recursos), la latencia y el tiempo de ciclo.
Este ltimo vendra limitado por el bloque ms lento del datapath. La latencia es
el nmero de ciclos necesarios para completar la funcin y est relacionado con
la secuenciacin temporal de las operaciones. Todas las posibles
implementaciones de un mismo sistema descrito a alto nivel son puntos en el
espacio tridimensional formado por estos tres ejes (rea, latencia y tiempo de
ciclo). La optimizacin que se realiza durante el proceso de sntesis tiene como
objetivo encontrar en ese espacio tridimensional la implementacin que maximice
unos determinados objetivos que se denominan restricciones del diseo. Estas
restricciones pueden ser cerradas (por ejemplo, utilizar un nmero determinado
de recursos o un lmite para la latencia), o bien, abiertas (por ejemplo, encontrar
la implementacin con un mnimo tiempo de ciclo).

De hecho, el tiempo de ciclo est relacionado con la estructura a nivel lgico de
los bloques, por lo que es necesario descender un nivel y realizar la sntesis y
optimizacin a nivel lgico, de la cual hablaremos en el siguiente sub-apartado.
Estos dos procesos (sntesis de la arquitectura y sntesis lgica) se optimizan
globalmente. El resultado nal de las herramientas CAD de sntesis actuales es
un esquemtico a nivel lgico utilizando celdas estndar
de las libreras de
un fabricante determinado.

Ejemplo

Un ejemplo clsico que permite describir el proceso de sntesis de alto nivel
consiste en la implementacin de un sistema digital que resuelva numricamente
(mediante el mtodo directo de Euler) la ecuacin diferencial y + 3xy + 3y = 0
en el intervalo [0,a] con un incremento dx y valores iniciales x(0) = x; y(0) = y;
y(0) = u.

El circuito puede representarse con el siguiente modelo mediante un lenguaje
HDL:


A partir de la especicacin de este sistema, puede fcilmente deducirse una
posible implementacin. El datapath constara de dos recursos hardware: un
multiplicador y una ALU (unidad aritmtico- lgica), que implementara las
operaciones suma, resta y comparacin. El circuito constara tambin de
registros, multiplexores y circuitos de encaminamiento de datos y de una unidad
de control que secuenciara la ejecucin de las operaciones. La Figura 5.15a
muestra el grafo de ujo de datos que la sntesis automtica generara en caso
de que se le restringiera el nmero de recursos a dos. Esta sera, pues, una
implementacin de mnimo coste o rea.
El datapath sintetizado se muestra en la Figura 5.15 b. Se trata de una vista
estructural de la descripcin funcional del sistema realizada por el diseador. La
unidad de control vendra gobernada por el FM de la Figura 5.15 c. Este
diagrama de estados ya sera una descripcin funcional de una parte del sistema,
la unidad de control, a nivel lgico. Por otro lado, el resto de componentes del
datapath se describiran a nivel lgico por sus ecuaciones booleanas.

En el diagrama de estados, la seal r es un reset activo por nivel alto. La otra
seal de control, c es la salida del comparador que permite detectar cuando
naliza el bucle de clculo, tal y como se indica en la descripcin HDL. El estado
S1 se utiliza para leer los datos de entrada y el S9, cuando naliza el bucle, para
escribir los resultados. El bucle de clculo est formado por los estados S2 a S8.
Este diagrama de estados se sintetiza a partir del grafo de secuenciacin
extrado de la organizacin temporal de las operaciones que se extrae del grafo
de ujo de datos de la Figura 5.15 a.

La principal desventaja de la implementacin de la Figura 5.15 es que requiere
de siete ciclos de reloj para realizar cada paso por el bucle (considerando, para
simplicar, que cada recurso necesita de un ciclo para realizar su operacin).
Una implementacin alternativa menos costosa en trminos de ciclos de reloj
necesitara de cinco recursos: dos multiplicadores, un sumador, un restador y un
comparador. Esta implementacin, cuyo DFG se muestra en la Figura 5.16,
ocupara una mayor rea que el anterior, pero realizara cada paso por el bucle
en slo cuatro ciclos de reloj.


Figura 5.15. Resultados del proceso de sntesis de alto nivel para la
resolucin numrica mediante el mtodo directo de Euler de una ecuacin a)
Grafo de ujo de datos , b) datapath y c) FSM que implementa la unidad de
control

Figura 5.16. Implementacin alternativa de la ecuacin diferencial con ms
recursos y menor coste temporal

AUTOEVALUACION

1. Defina qu es RTL
2. Elabore un cuadro comparativo con los diferentes niveles de abstraccin.
3. En qu consisten los procesos scheduling y binding


LECCIN 5: HERRAMIENTAS CAD

La muy elevada complejidad de los circuitos integrados actuales requiere para
tareas de detalle que sigan unas reglas de actuacin bien conocidas de
herramientas informticas de diseo (como es el caso de determinadas reas de
la sntesis y en general la vericacin). Si bien los campos de la computacin y
control, entre otros, se han desarrollado gracias a la microelectrnica, sta debe
en gran parte su desarrollo a la existencia de una sosticada investigacin e
industria de desarrollo de paquetes informticos orientados a la ayuda al diseo,
para el conjunto de los cuales se utiliza el concepto de herramientas CAD
(Computer Aided Design).
A modo de ejemplo, la mera vericacin del layout de un circuito integrado
microprocesador moderno requiere de un nmero elevadsimo de detalladas
comprobaciones. En las etapas iniciales de diseo y fabricacin de circuitos
integrados, la vericacin de este layout se haca manualmente. Los ingenieros
de vericacin disponan de grandes planos sobre los que pacientemente
vericaban los trazados. Si en la actualidad se utilizara este procedimiento, el
plano, para poder hacer visibles los detalles, ocupara una supercie de cuatro
campos de ftbol y el tiempo requerido seria de ms de tres aos. Las
herramientas CAD hacen, en comparacin, increblemente rpida esta operacin
y a salvo de toda distraccin o error.

Numerosas herramientas CAD han ido apareciendo durante todos estos aos de
intenso progreso de la tecnologa electrnica hasta conseguir una sosticacin
importante. No es la idea, en este texto, exponer la historia de estos productos
que inicialmente aparecieron de manera ms o menos aislada. Las herramientas
CAD han aparecido cubriendo el espectro completo de los diagramas de ujo del
diseo Figura 5.17.

Figura 5.17. Organizacin de toda herramienta CAD


La herramienta procesa mediante un algoritmo la informacin de entrada,
produciendo una informacin de salida. Tanto las informaciones de entrada como
de salida como la informacin interna de la herramienta deben seguir una
determinada estructura y lenguaje de representacin de los objetos.
La Figura 5.18 muestra el dominio de herramientas CAD organizado en un plano
dependiente del nivel de la representacin (comportamiento, bloque funcional,
esquema lgico, esquema elctrico, fsico, usualmente layout) y de la funcin de
la herramienta. Las funciones de estas herramientas son:

Herramientas de Simulacin. Tienen por objetivo predecir el comportamiento
del circuito que se representa. Dependiendo del tipo de circuito, el simulador
puede ser elctrico, digital o mixto. Estas herramientas son fundamentales en
diseo electrnico, pues son las que nos indican si el circuito fsico satisfar o no
la funcin para la que ha sido creado. Los simuladores permiten establecer
muchas variables de entorno, como tensin, carga o temperatura.
Para poder realizar una simulacin es preciso disponer de modelos de las partes
que lo constituyen. As existen libreras de modelos de componentes lgicos y/o
analgicos. A nivel dispositivo, existen modelos de dispositivos que incluyen los
comportamientos de estos elementos, ya sean de tipo analtico, emprico o mixto.
A nivel sistema, se dispone de simuladores de elementos expresados en
lenguaje VHDL (digitales, si bien existe una extensin, AHDL para algunos
bloques analgicos), se les denomina simuladores de lenguajes de alto nivel.
Existen simuladores digitales, meramente a nivel estructural, que incorporan
modelos de las puertas y mdulos con sus funciones lgicas, tiempos de
propagacin (incluyendo la dependencia con la carga), requerimientos
temporales etc. A nivel elctrico, cabe contar con un simulador emblemtico,
existente en prcticamente todos los entornos de simulacin: se trata de la
herramienta SPICE. SPICE es un simulador elctrico-temporal, capaz de
determinar respuestas temporales (incluyendo transitorios) y frecuenciales o
valores quiescentes a partir de una denicin estructural del circuito y los
parmetros y modelos de los mismos.


Figura 5.18. Dominio de herramientas CAD en un plano nivel de representacin-
funcin de la herramienta

Herramientas de sntesis y prediccin. Si las herramientas de simulacin son
esenciales para poder analizar el comportamiento y garantizar la funcin del
circuito, las herramientas de sntesis son esenciales para guiar o ejecutar el
diseo top-down de un circuito complejo, ampliando la productividad del
diseador y eliminando la posible introduccin de errores por construccin. Estas
herramientas se utilizan de manera muy especial en diseos repetitivos, de gran
detalle y complejidad, cuya ley de construccin es bien conocida. Por ejemplo, la
sntesis automtica de un layout a partir de un esquema lgico (o analgico), la
sntesis de un ltro de capacidades conmutadas a partir de las especicaciones
del plano de Bode, etc.
En esta categora se incluyen herramientas de colocacin y conexionado de
elementos (celdas, puertas, transistores, etc.). Las herramientas de construccin
de mdulos generan el diseo de un mdulo (registros, bloques de memoria,
ALU, etc.) a partir de parmetros estructurales (longitud de palabra, de
direccionado, etc.). El proceso de diseo, y por consiguiente el de sntesis, no es
nico. Diversas alternativas conducen a diversas soluciones, todas ellas
vericando los factores fundamentales del diseo, pero diriendo en otros. El
diseador puede guiar su proceso de diseo determinando estos aspectos (rea
de silicio, nivel de paralelismo, disipacin y consumo, coste, etc.). Para ello no es
necesario acabar el diseo hasta el nivel fsico, pues las alternativas de diseo
son muchas y esto dilatarIa enormemente el tiempo de diseo. Para predecir una
variable fsica (consumo, nmero de puertas, velocidad, etc.), existen
herramientas predictoras.
Herramientas de extraccin. Corresponden a un proceso bottom-up en el ujo
de diseo. Dado un circuito a un cierto nivel, se trata de extraer sus
caractersticas para su uso en un nivel superior. Por ejemplo, extraer el circuito
elctrico a partir del layout. Junto con la simulacin puede ser utilizado como
herramienta de vericacin, o para establecer un seguimiento de los

componentes (backtrace).

Herramientas de verificacin. A pesar de la supuesta existencia de
herramientas de sntesis automtica es imprescindible realizar tareas de
vericacin del diseo. La vericacin es una fase fundamental del proceso de
diseo orientado a evitar errores en el producto nal. Una parte de la vericacin
se realiza mediante representaciones a diferente nivel y la comparacin de
simulaciones con la extraccin del circuito al nivel superior a partir del inferior. En
esta tarea de vericacin por simulacin es fundamental el establecer las
excitaciones (tensiones de entrada o vectores lgicos de entrada) adecuadas.
Existen, sin embargo, vericadores no del proceso top-down de diseo, sino de la
coherencia y vericaciones de reglas de diseo. Esto ltimo es aplicable a reglas
de layout, reglas elctricas y reglas temporales.

Herramientas de test. El test es un procedimiento encaminado a detectar la
presencia de fallos de fabricacin en circuitos integrados.

Esta importante fase del diseo (el establecer el test es responsabilidad del
diseador) tambin requiere herramientas CAD.
Las herramientas de test ms extendidas son las herramientas de generacin de
vectores de test (ATPG, Automatic Test Pattern Generation) y las de ayuda a la
sntesis de sistemas aplicando normativas de diseo fcilmente testable (DFT,
Design for Testability). En las primeras, a partir de la descripcin estructural de
un circuito lgico y la consideracin de modelos de fallos sencillos pero ecaces
(stuck-at) las herramientas generan un conjunto mnimo de vectores de test que
presentan una cobertura de test mxima. Las segundas pretenden insertar en un
diseo lgico componentes e interconexiones encaminados a garantizar que el
diseo cumpla con una normativa mundialmente aceptada de ayuda al test y
mantenimiento (normativa P1149.1 de IEEE).

ENTORNOS EDA

El concepto EDA (Electronic Design Automation) corresponde a entornos
informticos de trabajo encaminados a obtener una elevada productividad y
calidad del diseo electrnico. Los entornos EDA se estructuran a partir de
herramientas como las indicadas anteriormente, junto a un sistema de base de
datos que garantice la integridad de los diseos, coordine los diferentes
lenguajes y niveles de representacin y facilite una elevada productividad. Los
primeros sistemas utilizando el concepto EDA aparecieron en 1981, dando
soporte a diseos de baja complejidad (5000 puertas) y tecnologas de 2 micras.
Habiendo pasado por diversas generaciones, los sistemas EDA actuales
permiten diseos de una mayor complejidad (>500000 puertas) y con tecnologas

de tamao muy reducido (deep sub-micron technologies). En dichos sistemas se
establecen tcnicas de adaptacin al diseador, en su estilo de diseo y trabajo,
y se permiten establecer representaciones a diferentes niveles simultneamente,
y se combinan simuladores elctricos y lgicos.

TENDENCIAS FUTURAS EN CAD

El futuro de las herramientas CAD y los entornos EDA es seguir con el
crecimiento de la complejidad y la sosticacin de los circuitos. Sin embargo, no
ser slo sa la trayectoria de estos sistemas.
La existencia de elementos micromecnicos (MEMS) que se integren junto a los
circuitos mediante tcnicas similares y compatibles har preciso la extensin de
las herramientas indicadas anteriormente. Sern precisos simuladores
cinemticos, simuladores que incluyan interacciones electromecnicas,
electrotrmicas, electromagnticas, asI como aspectos propios de anlisis de la
resistencia mecnica de los materiales.

El anlisis de la integridad de la seal est adquiriendo una gran importancia,
analizando las lneas de interconexin con modelos de parmetros distribuidos,
analizando la distorsin y reexin de seales en el circuito.

Modelos propios de circuitos RF se aplicarn a la sntesis y simulacin de los
circuitos. Esto tendr un impacto especial en el modelado y extraccin de los
encapsulados y de manera especial de los sistemas MCM (MultiChip Module).
El diseo de bajo consumo (low power design) precisa de nuevas herramientas
para evaluar el consumo y orientar los diseos a una mayor portabilidad. Se
introducirn herramientas de anlisis trmico para todos los circuitos con
extensiones de anlisis y prediccin de la abilidad. Por ltimo, se incorporarn
herramientas encaminadas a establecer la tolerancia y generacin controlada de
EMI (ElectroMagnetic Interferences).

Adicionalmente los futuros sistemas de CAD debern responder al elevado
aumento de la complejidad de los circuitos (nmero de transistores) debiendo
pues gestionar de una manera ecaz bases de datos de un gran tamao. Por
ltimo, se debern establecer mecanismos para el manejo y reutilizaciones de
descripciones de alto nivel de sistemas (IP, Intelectual Properties Reuse) as
como elementos de entornos de sntesis mixtos hardware/sofware
(hardware/software co-design).

AUTOEVALUACION

1. Elabore un comentario sobre la importancia de las herramientas
CAD en su desempeo profesional.
2. Elabore un grfico donde se muestre el dominio de herramientas
CAD.
3. Nombre los objetivos de las herramientas de sntesis y prediccin.
4. Cmo funcionan las herramientas de test?


CAPTULO 6: TEST DE CIRCUITOS INTEGRADOS

LECCIN 1: VALIDACIN Y PRUEBA DE CIRCUITOS INTEGRADOS

Mientras los diseadores emplean muchas horas en el anlisis, la
optimizacin y el layout de los circuitos, a menudo olvidan un aspecto
importante: cuando el componente retorna de la planta de fabricacin cmo
podemos saber si funciona correctamente, es decir, si verifica las
especificaciones funcionales y de prestaciones? Esta cuestin es tanto ms
importante por cuanto los costes asociados a la presencia de fallos en un
componente pueden ser extraordinarios para el cliente y para el proveedor;
una vez se comercializa y distribuye el componente puede resultar muy caro el
que su operacin no sea correcta, y cuanto ms tarde se detecte un fallo ms
coste implicar su correccin. Por ejemplo, el mal funcionamiento de un
componente en la tarjeta de un televisor implicar una sustitucin de la tarjeta
completa, con el enorme coste asociado a ello para el cliente, y el
coste en desprestigio para el proveedor.

Por otra parte, un diseo correcto no garantiza que el componente
fabricado sea operativo. Durante la fabricacin pueden ocurrir diversos
problemas, como consecuencia de fallos en el material de base (impurezas o
dislocaciones en el cristal de silicio), o bien como resultado de variaciones en
el proceso (por ejemplo, errores fotolitogrficos como el desalineamiento entre
mscaras, o mal grabado de las vas). Pueden producirse otros fallos incluso
durante las pruebas de estrs que se les realizan despus de la fabricacin,
en las que los componentes se exponen a pruebas de temperatura y de estrs
mecnico para asegurar su operacin en un rango amplio de condiciones de
funcionamiento. El resultado de todo ello pueden ser fallos por cortocircuitos
entre conexiones y capas, o conexiones rotas.

Asegurarse de que un componente opera correctamente en cualquier
condicin y ante cualquier entrada no es tarea sencilla. Si bien durante la fase
de diseo se tiene un acceso ilimitado a todos los nodos de un circuito, lo que
permite observar respuestas de forma no restringida, ste no es el caso de un
componente fabricado; entonces el nico acceso al circuito ha de realizarse a
travs de un nmero limitado de patillas de entrada/salida, por mucho que el
componente sea extremadamente complejo en trminos del nmero de
posibles estados. A esto hay que aadir el hecho de que el equipamiento de
pruebas de circuitos integrados suele ser extremadamente caro, por lo que
cada segundo que se invierta en el test de un componente supondr un
incremento de su precio. Hay que tener en cuenta que los equipos de test
actuales rondan los 10 millones de dlares, y en unos aos su coste alcanzar
los 50-100 millones de dlares para poder hacer frente a la complejidad y
velocidad de los circuitos integrados que se avecinan.


Es conveniente, por tanto, considerar los aspectos de test desde las primeras
etapas del proceso de diseo; modificaciones mnimas en estas etapas
pueden ayudar a facilitar en gran medida la validacin del componente. Esta
aproximacin al diseo, introduciendo las necesidades del test como parte de
las especificaciones, se conoce como diseo para la prueba (DFT
desi gn for testabi l i ty). Cualquier estrategia DFT contiene una doble
exigencia:

Proporcionar la circuitera necesaria para que el procedimiento de prueba sea
rpido y extensivo.
Proporcionar los patrones de test (vectores de excitacin) necesarios, de
forma que la secuencia de test sea lo ms corta posible, cubriendo a la vez la
mayora de los posibles fallos.

Antes de describir las diferentes estrategias aplicables a la prueba de los
circuitos integrados, revisaremos de manera algo detallada las perturbaciones
que se producen en el proceso de fabricacin de un circuito integrado.

PERTURBACIONES EN EL PROCESO DE FABRICACIN DE UN CIRCUITO
INTEGRADO

El proceso de fabricacin de un CI no es perfecto en trminos de
repetitividad de los productos fabricados, dado que como en cualquier
proceso aparecen perturbaciones y desviaciones que hacen que los circuitos
fabricados no coincidan con el circuito de referencia esperado. Estas
desviaciones pueden llegar a ser catastrficas y hacer no aprovechable el
componente. Si no existieran estas perturbaciones del proceso de fabricacin
todos los componentes seran iguales y el rendimiento del proceso sera del
100%.

Las perturbaciones aparecen, bien por factores ambientales o por el manejo
de las obleas de silicio durante la fabricacin, y son por naturaleza
incontrolables e inherentes a todos los pasos del proceso, provocando
alteraciones en las caractersticas fsico-qumicas o en la estructura del chip.
Es fundamental tratar de conocer sus causas, entender y caracterizar su
implicacin y tratar de detectarlas y corregirlas tanto como sea posible. Las
principales causas son:

Errores humanos o averas en los equipos. Estas perturbaciones suelen
afectar de manera global a todos los lotes de fabricacin mientras estn
presentes.
Inestabilidades en las condiciones del proceso. Son fluctuaciones
aleatorias en las condiciones fsicas en que se tratan las obleas (turbulencia
en el flujo de gases, fluctuaciones en las temperaturas o presiones, etc.).


Inestabilidades de los materiales. Son variaciones en los parmetros fsicos
y qumicos de las sustancias o materiales usados en la fabricacin (pureza y
caractersticas de los compuestos qumicos, densidad y viscosidad de los
materiales, contaminaciones, etc.).
Heterogeneidades en el sustrato y en la superficie. Son perturbaciones
locales producidas por dislocaciones cristalinas del material o imperfecciones
en la superficie.
Alteracin puntual (spot). Son perturbaciones muy locales que afectan
al proceso fotolitogrfico, debidas a alteraciones de la mscara ptica o fsica,
o a la aparicin de partculas extraas depositadas que alteran la mscara
fsica.

Deformaciones geomtricas inherentes al proceso. Son alteraciones de
la geometra (dimensiones) de los componentes por desalineamiento de
mscaras, difusiones laterales o difraccin de la radiacin sobre las esquinas
de las mscaras.
Alteraciones elctricas debidas al atrapamiento de cargas elctricas durante
la fabricacin.

A partir de esta lista de causas, podemos clasificar las perturbaciones en:

Perturbaciones globales, que afectan a todos los circuitos de una oblea o
lote, y cuyas causas son: errores humanos y averas de los equipos,
inestabilidades del proceso o los materiales y alteraciones geomtricas.
Perturbaciones locales, que afectan a un circuito concreto de la oblea y, en
general, en un punto localizado, siempre de naturaleza aleatoria. Las causas
suelen ser las alteraciones puntuales y las deformaciones geomtricas.

En el proceso de control de calidad de los CI la deteccin de las
perturbaciones se afronta de diferente manera dependiendo de si se trata de
perturbaciones globales o locales. Las perturbaciones globales provocan
efectos catastrficos o de alteracin de parmetros generalizados en todo la
oblea, por lo que se insertan en las obleas circuitos especiales orientados a
monitorizar estas perturbaciones; son las denominadas estructuras de test y
su verificacin (antes de fraccionar la oblea en chips) permite comprobar si se
ha producido una alteracin inaceptable de los parmetros o slo
desviaciones aceptables, en cuyo caso la oblea es seccionada en chips.

La complejidad de detectar perturbaciones es mucho mayor en el caso de las
perturbaciones locales, ya que al afectar de manera aleatoria exige la
aplicacin sistemtica de un procedimiento de test a todos los circuitos.
Tambin exige conocer la funcin del circuito, por lo que la participacin del
diseador se hace imprescindible en este caso.


Las perturbaciones locales pueden dar lugar a circuitos defectuosos para los
que alguna funcin o especificacin no se verifica, lo que significa que deben
ser rechazados al no superar el test funcional (test de tipo lgico en circuitos
digitales). Pero tambin pueden manifestarse slo como desviaciones de los
valores de los parmetros de los componentes alrededor del valor nominal,
por lo que el fabricante suele realizar un test de estas desviaciones
analizando el tiempo de propagacin de las seales (delay testing) y el
consumo (current testing), obteniendo informacin de la dispersin. En los
circuitos analgicos los tests se disean para determinar el valor de
determinados parmetros (ganancia, ancho de banda, CMRR, etc.).

AUTOEVALUACION

1. D
escriba las exigencias de las estrategias DFT.
2. M
enciones las principales causas de perturbaciones en el proceso de
fabricacin de un circuito integrado.
3. E
n qu consiste la alteracin puntual (spot).
4. C
omente sobre las perturbaciones locales.


LECCIN 2: PROCEDIMIENTO DE TEST

Las pruebas de fabricacin se pueden clasificar en tres categoras segn la
meta perseguida:

Test diagnstico. Se utiliza durante la depuracin de un chip o tarjeta y su
objetivo es, dado un componente errneo, identificar y localizar el fallo.
Test funcional (test go/no go). Determina si un componente fabricado es o no
funcional.
Este problema es ms simple que el del test diagnstico, ya que la respuesta
buscada es un s o un no. Este test se aplica a cada componente fabricado, por
lo que es exigible que sea lo ms simple y rpido posible.
Test paramtrico. Verifica el cumplimiento de las especificaciones de un
conjunto de parmetros no discretos (mrgenes de ruido, retardos de
propagacin o frecuencias mximas de reloj) bajo una variedad de condiciones
de trabajo, tales como diferentes temperaturas y tensiones de alimentacin. Los
tests paramtricos se subdividen a su vez en estticos y dinmicos.

Figura 6.1. Tarjeta-sonda de test de circuitos integrados.

Una prueba de fabricacin tpica sigue un procedimiento bastante
estandarizado que comienza con la carga de los patrones de test predefinidos
en el tester, que es el equipo que proporcionar las excitaciones y recoger
las respuestas. Estos equipos cuentan con una tarjeta sonda (probe card)

para conectar sus entradas/salidas, bien a los pines del dado de la oblea
(die), o bien a las patillas del encapsulado (ver Figura 6.1).

Los patrones de test se definen en un programa de test que describe las
formas de onda a aplicar, la frecuencia de reloj y la respuesta esperada.
El tester recibe de forma automtica cada nuevo componente y ejecuta el
programa de test, comparando las respuestas obtenidas con las esperadas; si
se observan diferencias, el componente se etiqueta como errneo. Cuando el
test se realiza sobre la oblea sin cortar, la sonda se mueve consecutivamente
a cada dado y, una vez cortada la oblea, se descartan los marcados como
errneos.

AUTOEVALUACION

1. En qu consiste el test diagnstico.
2. Mencione la importancia del test funcional.
3. Cul es el objetivo del test paramtrico.

LECCIN 3: DISEO PARA LA PRUEBA (DFT)

ASPECTOS DEL DFT

Como ya se ha comentado, y debido al coste del equipamiento, la reduccin
del tiempo de test de cada componente puede incrementar la productividad
(throughput), reduciendo el precio de los componentes. En esta seccin
describiremos las aproximaciones que pueden seguirse desde las primeras
fases del proceso de diseo para conseguir esta meta.

Consideremos un circuito combinacional como el de la Figura 6.2 (a). La
correccin del circuito puede validarse de forma exhaustiva aplicando todas
las combinaciones de entrada (2N), lo que lleva asociada una dependencia
exponencial con N. La situacin empeora con los mdulos secuenciales, como
el mostrado en la parte (b) de la misma figura; ahora hay que tener en cuenta,
no slo las posibilidades de combinacin de entradas, sino tambin de los
estados (2N+M si M es el nmero de registros de estado). Para darnos una
idea de lo que esto significa, la modelizacin de un microprocesador moderno
como una mquina de estados necesita ms de 50 registros; si
empleramos un tiempo de test por patrn de 1s, se necesitaran mil
millones de aos para chequearlo exhaustivamente.

Figura 6.2. Dispositivos combinacionales y secuenciales bajo test

No siendo posible la introduccin exhaustiva de todas las entradas posibles, la
aproximacin al test de estos circuitos pasa por considerar las siguientes
premisas:

La enumeracin exhaustiva de patrones de entrada contiene una cantidad
sustancial de redundancia; es decir, un fallo simple queda cubierto por
mltiples patrones de entrada, de los que basta tomar uno.
Puede conseguirse una reduccin sustancial en el nmero de patrones de
entrada relajando la condicin de tener que detectar todos los fallos. Los
procedimientos tpicos de test slo pretenden una cobertura de fallos entre el
95-99%.


Bajo estas dos premisas es posible chequear la mayor parte de los bloques
combinacionales con un conjunto limitado de vectores de entrada.

El problema de los sistemas secuenciales es diferente. El test de una
mquina de estados (FSM finite state machine) requiere, no slo aplicar la
excitacin de entrada apropiada, sino que ha de ser llevada previamente al
estado deseado, lo que a su vez requiere aplicar una secuencia de
entradas. Una forma de abordar este problema es convertir la mquina
secuencial en combinacional rompiendo la realimentacin en el curso
del test, lo que constituye uno de los conceptos claves en la metodologa
scan-test. La otra aproximacin es dejar que el circuito se chequee l mismo
(self-test), lo que no requiere vectores externos y permite una mayor
velocidad.

Cuando se considera la testabilidad de los diseos, dos propiedades son
importantes:

Control abi l i dad, que mide la facilidad de llevar un nodo de un circuito a
una determinada condicin utilizando slo los pines de entrada. As, un nodo
ser fcilmente controlable si puede ser llevado a la condicin mediante un
solo vector de entrada; por el contrario su controlabilidad ser baja si
necesita una secuencia amplia de vectores.
Observabi l i dad, que mide la facilidad de observar el valor de un nodo en
los pines de salida. Un nodo con alta observabilidad puede ser monitorizado
directamente en los pines de salida; un nodo con baja observabilidad
necesita un cierto nmero de ciclos antes de que su estado aparezca en las
salidas.

Los circuitos combinacionales pertenecen a la clase de circuitos fcilmente
observables y controlables, dado que cualquier nodo puede ser controlado y
observado en un nico ciclo. En el caso de los circuitos secuenciales estas
propiedades hay que buscarlas mediante tcnicas DFT, que pueden
agruparse en tres categoras: test ad hoc, test scan-based y self-test.

Test ad hoc

Como su nombre indica, son tcnicas que se aplican de forma muy
dependiente de la aplicacin. Un ejemplo de estas tcnicas se ilustra en
la Figura 6.3, que muestra un procesador simple con una memoria de
datos. En una configuracin normal, la memoria ser accesible slo a travs
del procesador (parte (a) de la figura), lo que requerir un cierto nmero de
ciclos de reloj en los test de lectura y escritura de cada una de las posiciones
de memoria.

Figura 6.3. Mejora de la testabilidad por medio de la introduccin de

multiplexores
La controlabilidad y observabilidad pueden ser sustancialmente mejoradas

introduciendo una estructura multiplexada, como la que se ilustra en la
Figura 6.3 (b), que permite conectar la memoria directamente con el exterior.
Este ejemplo ilustra algunos conceptos importantes del diseo para la
prueba:

A veces es conveniente introducir hardware extra sin ms funcin
que mejorar la testabilidad. La penalizacin en rea y prestaciones puede
estar ms que justificada.
El DFT a menudo significa proporcionar pines extra de I/O, siendo preciso
no obstante buscar el que las seales funcionales y de test compartan las
mismas patillas de entrada y salida (estructuras multiplexadas).

A pesar de ser efectivas, la aplicabilidad de las tcnicas ad hoc depende de
la arquitectura y exige un conocimiento experto a veces difcil de
automatizar. Por esta razn se han introducido las aproximaciones
estructuradas que analizaremos a continuacin.

Test scan-based

Una forma de evitar el problema del test secuencial es convertir todos los
registros en elementos capaces de ser cargados y ledos externamente, lo
que convierte el circuito bajo test en una entidad combinacional. Para
controlar un nodo se construye un vector apropiado, se carga en los registros
y se propaga a travs de la lgica, cuyos resultados se transfieren al mundo
externo.

La conexin de todos los registros a travs de un bus paralelo de test no es,

sin embargo, una solucin aceptable; resulta ms prctica una aproximacin
serie, como la que se ilustra en la Figura 6.4. En este aproximacin los
registros deben soportar dos modos de operacin: el normal y el de test. En
este ltimo los registros componen una cadena como si fueran un nico
registro serie de desplazamiento. El procedimiento de test se realiza
entonces de la siguiente manera:

El vector de excitacin para el mdulo A (y/o el B) se introduce a travs
de la patilla ScanIn, y desplazado a los registros.
Figura 6.4. Test serie scan-based

Se aplica la excitacin a la lgica y se propaga a la salida del mdulo
lgico. El resultado es almacenado en los registros.
El resultado se desplaza fuera del circuito a travs de la patilla
ScanOut para ser comparado con los datos esperados.

La sobrecarga hardware que introduce esta tcnica es escasa, dado que la
naturaleza serie de la cadena de chequeo reduce la necesidad de espacio
para las interconexiones.

No siempre es necesario hacer que todos los registros del diseo sean
testables. Consideremos el camino de datos en pipeline de la Figura 6.5. Los
registros de pipeline de este diseo slo se incluyen por razones de
prestaciones (conseguir mayor velocidad segmentando el retardo de las
secciones combinacionales) y no intervienen en el estado del circuito.
Durante la generacin del test el sumador y el comparador pueden
considerarse juntos como un nico bloque combinacional, con la salvedad de
que durante la ejecucin del test se necesitarn dos ciclos de reloj para
propagar los efectos de una excitacin al registro de salida. Esta
aproximacin que no tiene en cuenta todos los registros para el chequeo se
denomina partial scan, y no siempre resulta obvio decidir qu registros han
de ser testables.

Figura 6.5. Chequeo de un pipeline usando partial scan (slo se chequean

los registros sombreados)
AUTOEVALUACION
1. Por qu es importante la controlabilidad en la testabilidad de
diseos.
2. En qu consiste la observabilidad.
3. Describa la tcnica Test ad hoc.

LECCIN 4: DISEO BOUNDARY-SCAN

Hasta hace poco, el problema del test slo lo era realmente al nivel de los CIs;
el test de las tarjetas de circuito impreso quedaba facilitado por la abundante
disponibilidad de puntos de test. El cuadro ha cambiado con la introduccin de
las tcnicas avanzadas de encapsulado (montaje superficial o mdulos
multichip), y esto ha reducido significativamente la controlabilidad y
observabilidad a este nivel, ya que el nmero de puntos donde pueden
hacerse medidas se ha visto muy disminuido. Este problema puede abordarse
extendiendo el concepto de test scan-based al nivel de tarjetas y
componentes.

La aproximacin resultante se denomina boundary-scan (cuya traduccin
podra ser chequeo en las fronteras de los componentes) y se ha
estandarizado para asegurar la compatibilidad entre los diferentes
proveedores (JTAG - Joint Test Action Group), dando lugar a la norma IEEE
1149. En esencia, conecta los pines de I/O de los componentes de una tarjeta
en una cadena serie de test, tal como se muestra en la Figura 6.6. La
operacin de test procede de forma similar a lo descrito en el apartado previo.
Figura 6.6. Aproximacin boundary-scan para el chequeo de circuitos

impresos
Built-in Self-Test (BIST)

Una aproximacin alternativa a la testabilidad es hacer que el circuito genere
l mismo los patrones de test en lugar de requerir la aplicacin de patrones
externos, dando lugar al built-in self-test. El formato general de un diseo
BIST queda ilustrado en la Figura 6.7, e incluye un medio de alimentar los
patrones de test y de comparar la respuesta del circuito con la secuencia
correcta.


Existen muchas formas de generar el estmulo. Las ms ampliamente
utilizadas son las aproximaciones exhaustiva (todos los estmulos posibles) y
aleatoria. En este segundo caso es necesaria la aplicacin de un subconjunto
aleatoriamente escogido de todos los posibles patrones de entrada,
subconjunto que debe seleccionarse para obtener una cobertura razonable de
fallos.

Figura 6.7. Formato general de una estructura BIST
Un generador de patrones pseudoaleatorios es el LFSR (linear-feedback shift
register) mostrado en la figura Figura 6.8, que es un circuito secuencial que
evoluciona a travs de 2N-1 estados antes de repetir la secuencia. La
inicializacin de los registros a un determinado valor semilla determina la
secuencia generada.

El analizador de la respuesta puede implementarse como un comparador
entre respuesta generada y esperada, almacenado esta ltima en una
memoria. Esta solucin representa una cantidad demasiado grande de rea
aadida como para ser apropiada.

Figura 6.8. LFSR de tres bits y la secuencia que genera

Una tcnica ms econmica consiste en comprimir las respuestas antes de
compararlas, lo que requiere una mnima cantidad de memoria.

El analizador de respuesta consistir entonces en una circuitera que
comprimir dinmicamente la salida del circuito bajo test, seguida de un
comparador. La salida comprimida del circuito se denomina a menudo
signatura, y un ejemplo de analizador de estas signaturas que comprime un
flujo de bits a travs de una lnea se ilustra en la Figura 6.9.

Figura 6.9. Anlisis de signatura en una lnea de datos de un solo bit

Se trata de un circuito que simplemente cuenta el nmero de transiciones (en
cualquiera de los dos sentidos) en la lnea de bits, por lo que esta compresin
no garantiza que la secuencia recibida sea la correcta aunque
posea un nmero correcto de transiciones. No obstante, y dado que las
probabilidades de que esto ocurra son escasas, este riesgo puede asumirse.

Por ltimo, indicar que la estrategia BIST est especialmente indicada
cuando se chequean estructuras regulares como memorias. Esta tarea no es
sencilla, dada la influencia de las vecinas en las lecturas y escrituras de una
determinada celda, por lo que hay que leer y escribir varios patrones binarios
diferentes. Con una mnima sobrecarga hardware, en comparacin con el
tamao de las memorias, esta aproximacin al test puede integrarse en el
circuito de memoria y trabajar de forma eficiente, minimizando la necesidad de
control externo.

AUTOEVALUACION

1. Describa la ventaja del diseo Boundary-Scan
2. Haga una descripcin del Test Built- in - Self.


LECCIN 5: GENERACIN DE PATRONES DE TEST

Hasta aqu hemos ignorado la compleja tarea de determinar qu patrones
deben aplicarse para obtener una buena cobertura de fallos. El proceso era
extremadamente problemtico en el pasado, cuando haba de hacerse la
seleccin a mano, pero ha cambiado sustancialmente en los ltimos tiempos
debido al desarrollo de las tcnicas ATPG (automatic test-pattern generation).
Del concepto de fallo (fault) y de la forma de evaluar la calidad de una
secuencia de test trataremos en este apartado, comenzando por definir el
concepto de yield (rendimiento) de un proceso de fabricacin, que es una
variable fundamental para cuantificar la fraccin de errores no detectados en
un procedimiento de test.

Rendimiento del proceso de fabricacin (yield)

Dado un proceso de fabricacin en el que se producen N circuitos integrados
de los que Nv son vlidos, definimos rendimiento del proceso Y (yield) como
N
v
/ N. La modelizacin del rendimiento de un proceso ha sido un tema de
investigacin durante muchos aos, y el
modelo ms sencillo (1960) se fundamenta en una distribucin de Poisson de
defectos puntuales en el rea del chip (A), idntica a lo largo de toda la
superficie de la oblea. En esta situacin, y suponiendo que un defecto
puntual siempre produce un fallo en el comportamiento del chip, el
rendimiento de fabricacin de un chip de rea A se obtiene de la probabilidad
de que en un proceso estadstico de Poisson no haya ningn defecto, es
decir:

Y = N
v
/ N = exp( D
o
A)

donde D
o
es el parmetro de la distribucin que define la densidad de
defectos del proceso de fabricacin. Este parmetro puede cambiar con el
tiempo, y es relativamente alto cuando el proceso es nuevo y va
disminuyendo a medida que el proceso se hace maduro.

Posteriormente se han propuesto modelos ms precisos. En el SIA 1997
NTRS Yield Model and Defect Budget program se propone como modelo el de
una distribucin binomial negativa del tipo:

Y = (1 + AD
o
/ )


en donde corresponde al factor de agrupamiento, que de alguna manera da
idea de la dependencia de colocacin de los defectos, y que tpicamente toma
un valor entre 2 y 5.

De esta expresin puede deducirse la importancia del rea del chip en el
rendimiento de fabricacin. Un chip con un rea doble que otro no tiene
rendimiento mitad, sino an menor; a medida que aumenta el rea cae el
rendimiento exponencialmente. De esta manera, para un determinado proceso
existe un rea a partir de la cual el rendimiento de fabricacin obtenido es
inaceptable en trminos econmicos.

Existe un rea de investigacin en la tecnologa electrnica, denominada WSI
(wafer scale integration), que persigue el hacer circuitos con un rea muy por
encima de esa rea lmite, incluso con un rea igual a toda la superficie de la
oblea. Para alcanzar esta meta se utilizan tcnicas de auto-reparacin
basadas en autotest y reconfiguracin. De hecho, los componentes de
memoria DRAM utilizan esta tcnica para acercarse o superar el valor del rea
lmite y no por ello reducir el rendimiento de fabricacin.

Finalmente, la existencia de variabilidad en los parmetros de los circuitos
hace aparecer un nuevo concepto de rendimiento de fabricacin: el
rendimiento paramtrico. Un circuito ser defectuoso desde un punto de vista
paramtrico si alguno de sus parmetros (retardo, consumo, CMRR, etc.) est
fuera de un margen especificado en trminos de un nmero mximo de
desviaciones tpicas respecto al valor central. El rendimiento global de un
proceso ser el producto de los dos rendimientos individuales definidos.

Modelos de fallos

Existe una amplia variedad de fallos de fabricacin, que se manifiestan como
cortocircuitos entre seales o a las alimentaciones, y como nodos flotantes.
Encontrar un test para un fallo en un circuito combinacional constituye, en
general, un problema NP-completo. Peor an, no todos los fallos de una red
pueden chequearse, lo que ocurre en los casos en los que la lgica es
redundante. En la prctica, por fortuna, una gran cantidad de circuitos lgicos
son relativamente fciles de chequear, y ciertas estructuras complejas
disponen de tests bien conocidos.

Para evaluar la efectividad de una aproximacin de test, normalmente es
necesario restringir las metas de test, seleccionando uno o varios tipos de
fallos y haciendo corresponder estos fallos con un modelo de circuito. En otras
palabras, se trata de establecer un modelo de fallos para el que se realizarn
los tests. Incluso con un modelo de referencia, la meta de chequear los fallos
de dicho modelo es difcil de alcanzar si se considera la posibilidad de que se
puedan producir fallos mltiples.


Una meta ms modesta es hacer el test en el supuesto de fallos simples
(slo puede fallar una puerta en cada momento), y en este supuesto
operan los tests ms comunes.
La aproximacin ms utilizada es el modelo stuck-at, que considera slo los
cortocircuitos con las alimentaciones: stuck-at-0 (sa0) y stuck-at-1 (sa1).
Puede objetarse que este modelo no cubre el rango completo de fallos
posibles, y que deberan incluirse los fallos stuck-at-open y stuck-at-short. De
hecho, el modelo sa0-sa1 no se identifica bien con los problemas fsicos
reales del procesamiento CMOS, ya que el corto entre un nodo de seal y un
terminal de la fuente no es muy frecuente. Sin embargo, el aadir estos otros
fallos complica el proceso de generacin de patrones de test, y adems
muchos de dichos fallos quedan cubiertos por el modelo sa0-sa1.
Para ilustrar este hecho consideremos la puerta de carga resistiva de la
Figura 6.10, en la que todos los cortos a la fuente de alimentacin se modelan
con la introduccin de fallos sa0 y sa1 en los nodos A, B, C, Z y X. Esta figura
ha sido anotada con algunos fallos stuck-at-open () y stuck- at-short (,), y
puede observarse que dichos fallos quedan cubiertos con el modelo sa0-sa1
en los distintos nodos (por ejemplo, queda cubierto por A
sa1
, y lo es por
A
sa0
B
sa0
). A pesar de esto, en ciertos casos los cortos y los circuitos
abiertos pueden producir artefactos en los circuitos CMOS que no quedan
cubiertos por el modelo sa0-sa1.

Figura 6.10. Puerta simple con fallos anotados

Por otra parte, y como ya hemos indicado, los vectores de simulacin
utilizados para la verificacin de los diseos cubren slo un porcentaje de los
fallos que pueden producirse segn un cierto modelo, no llegando a descubrir
la totalidad de los mismos. Utilizando estimaciones de la distribucin de
errores de fabricacin, se puede obtener una ecuacin que relaciona los
circuitos errneos no detectados (D) con el yield del proceso (Y) y el
porcentaje de cobertura de defectos (T):


D = 1 Y
1 T

Esta ecuacin significa que, siendo generosos y concediendo que nuestro
modelo de fallos cubre todos los fallos de fabricacin, un valor de T del 80%
con un yield del 50% proporciona un nmero de circuitos defectuosos que se
dan por buenos que constituye el 13% del total. Si se incrementa la cobertura
de fallos (T) hasta el 95% este porcentaje de circuitos defectuosos no
detectados cae al 3.4%, y slo en valores de T del 99.9% el valor alcanzado
es del 0.07%, que puede identificarse con un criterio de alta calidad en la
deteccin.

Los modelos de fallos referidos hasta aqu slo verifican la funcionalidad en
sentido esttico, no siendo suficientes en ciertos casos para caracterizar
completamente los defectos de un circuito integrado. Otro tipo de fallos que
tambin es necesario contemplar son los debidos a los retardos, que ocurren
cuando el retardo a lo largo de un camino de seal queda fuera de unos
lmites especificados. Estos fallos van ganando importancia conforme la
frecuencia de operacin de los circuitos se hace ms y ms grande. En este
sentido, los fallos en los circuitos son ms probables si ciertos caminos
operan demasiado lentamente, por lo que aquellos tests que se realicen
haciendo operar al circuito a la mxima velocidad especificada (pruebas at-
speed) capturarn ms defectos que los tests lentos.

Por ltimo, ciertas herramientas de test no slo se quedan en verificar la
existencia de un determinado estado lgico en la salida, sino que monitorizan
en ese estado el valor de la corriente de prdidas en continua del circuito
CMOS correspondiente (IDDQ). Este valor es normalmente muy bajo, y una
elevacin del mismo es indicativa de un problema potencial (un defecto en
los circuitos). Aunque esta premisa no es universalmente aceptada, esta
forma de chequeo puede mejorar la calidad del test de los circuitos CMOS y
se incorpora en diversas herramientas.

GENERACIN AUTOMTICA DE VECTORES DE TEST (ATPG)

La tarea del ATPG es determinar un conjunto mnimo de vectores de
excitacin que cubra una porcin suficiente del conjunto de fallos definidos
en el modelo de fallos adoptado. Un enfoque posible es comenzar con un
conjunto aleatorio de vectores de test y, mediante simulacin, se determina
cuntos de los fallos potenciales se han detectado. Con los resultados
obtenidos como gua, iterativamente se pueden aadir o retirar vectores
extra. Una formulacin alternativa y ms atractiva se apoya en el
conocimiento de la funcin de una red booleana para deducir un vector de
test adecuado para un determinado fallo.

Para ilustrar el concepto, consideremos el ejemplo de la Figura 6.11,
en donde la meta es determinar qu excitacin de entrada pone de
manifiesto un fallo sa0 que
ocurra en el nodo U, detectable en la salida de la red (Z). El primer
requerimiento es que la excitacin a aplicar debe obligar a que dicho
fallo se manifieste (controlabilidad); en nuestro caso la nica opcin es
que A=B=1. A continuacin, la seal errnea ha de propagarse al nodo
de salida Z, de forma que pueda ser observada, lo que se denomina
sensibilizacin del camino (path sensitizing); en el ejemplo es
necesario que el nodo X=1 y E=0. Luego el (nico) vector de test para
Usa0 es: A=B=C=D=1, E=0. Este ejemplo es muy simple, pero la
deduccin de un conjunto mnimo de vectores de test para circuitos con
muchos ms componentes es un problema complejo objeto de grandes
esfuerzos de investigacin en la actualidad.

Figura 6.11. Red lgica simple con un fallo sa0 en el nodo U

Simulacin de fallos (fault-grading)

Un simulador de fallos mide la calidad de un programa de test.
Determina la cobertura de fallos, que se define como el nmero total de
fallos detectados por la secuencia de test dividido por dos veces el
nmero de nodos en la red (cada nodo puede dar lugar a un fallo sa0 y
sa1). Los resultados de estas herramientas pueden utilizarse para
eliminar redundancias y reducir el nmero de vectores de test.

La aproximacin ms comn a la simulacin de fallos es la tcnica
paralela: el circuito correcto se simula concurrentemente con un cierto
nmero de circuitos errneos, en cada uno de los cuales se ha
introducido un fallo. Entonces los resultados se comparan y un fallo se
etiqueta como detectado por un determinado vector de test si las salidas
son diferentes. sta es una aproximacin demasiado simple, y la mayor
parte de los simuladores utilizan tcnicas tales como seleccionar
primero los fallos con mayor posibilidad de deteccin, para acelerar el
proceso de simulacin.

AUTOEVALUACION

1. Describa cmo se aplica el concepto de yield en el proceso de
test de circuitos.
2. En qu consiste el modelo de fallos.
3. Mencione el objetivo del simulador de fallos.



1 a) Describa, ayudndose de un diagrama, la estructura interna de una
GAL. Ponga un ejemplo de programacin de una funcin combinacional
sencilla, p. ej.: AB +C B

1 b) Describa los mtodos de almacenamiento de la programacin en un
dispositivo programable.

1 c) A parte de la propia lgica programable, qu otros dispositivos o
caractersticas especiales pueden incluir los dispositivos de lgica
programable actuales.

1 d) Restricciones ms importantes que pueden imponerse a una
herramienta durante el proceso de sntesis.

1 e) Describa, indicando las caractersticas ms relevantes, las ventajas
y los inconvenientes, las distintas alternativas para la fabricacin de
circuitos lgicos integrados a medida.

1 f) Para qu se utiliza en VHDL la construccin COMPONENT? Cmo
se relaciona est construccin con las construcciones ENTITY y
ARCHITECTURE? Ponga un ejemplo de empleo mediante la descripcin
de un multiplexor de dos entradas ( Y E1 S E2 S ) en estilo estructural a
partir de componentes NOT, AND y OR.

2 a) Realizar una completa inspeccin al lenguaje VHDL, sus
estructuras y aplicaciones mediante este link:

http://atc2.aut.uah.es/~rico/docencia/asignaturas/informatica/lab_org_com
p/archivos/Documentacion/VHDL/Apuntes%20VHDL%2000.pdf

2 b) Dado el siguiente bloque combinacional, obtn el respectivo
cdigo VHDL en flujo de Datos y haciendo uso del paquete
componentes definido previamente crea la correspondiente arquitectura
estructural.



International, 1984
Basic Integrated Circuit Engineering: Hamilton & Howard. Macgraw Hill (1975)
Artigas, J.I. et alter, Electrnica Digital: aplicaciones y problemas con VHDL,

C.J. Savant, M. S.Roden y G.L. Carpenter. "Diseo electrnico", Addison -
Wesley Iberoamericana, 1992

D. de Cogan. "Design and technology of integrated circuits". John Wile y &
Sons 1990

Deschamps, J.P., Sntesis de circuitos digitales: un enfoque algortmico, Ed.
Thomson, 2002.

Horestein, M., Microelectrnica: Circuitos y dispositivos, Prentice Hall, 1997.
Integrated Circuit Fabrication Technology: D.J. Elliot. MacGraw Hill (1989)
Introduccin a la Fsica del Estado Slido: C. Kittel. Revert (1984)
Material Handbook for Hybrid Microelectronics: J.A. King. Artech House (1988)

Microelectronics. An integrated approach: R.T. Howe and C.G. Sodini. Prentice
Hall (1997)



Modular series on solid state devices: Vol.1: "Semiconductor fundamentals",
R.F. Pierret, Vol.2: "The P-N junction diode", G.W. Neudeck, Vol.3: "The
bipolar junction transistor", G.W. Neudeck, Vol.4: "Field effect devices", R.F.
Pierret, Addison-Wesley Publishing Company (1990)

Pardo, Fernando, VHDL: lenguaje para sntesis y modelado de circuitos,
RA-MA, 1999.


Quick Reference Manual for Silicon Integrated Circuit Technology: Beadle, Tsai
& Plummer. A. Wiley (1985)


Rashid, M.H., Circuitos Microelectrnicos, Thompson, 2002.

Semiconductor Devices. Physics and Technology: S.M. Sze. John Wiley & Sons
(1985)

Solid State and Semiconductor Physics: J. McKelvey. Harper & Row (1970)
ULSI Technology: C.Y. Chang and S.M. Sze. MacGraw Hill (1997)
VLSI Technology: S.M. Sze. MacGraw-Hill (1985)

VLSI Fabrication Technology: S.K. Ghandhi. John Wiley & Sons (1994)

Vapaille y R.Castagn. "Dispositifs et circuits intgrs semiconducteurs",
Ed. Dunod (1987)

UNIDAD 3
Nombre de la Unidad
UTILIZACION DE DISPOSITIVOS LOGICOS
PROGRAMABLES
Introduccin Los dispositivos lgicos programables ya tienen ms de
25 aos de existencia, y hoy en da sera inconcebible
pensar en diseos digitales que no los utilicen. En sus
comienzos estos dispositivos fueron utilizados para
sustituir diseos realizados con lgica discreta y
posteriormente para sustituir diseos full-custom cuando
los volmenes de produccin son bajos. Pero una de las
mayores ventajas de estos dispositivos, que en sus
orgenes no fue adecuadamente valorada, es la
capacidad de ser reprogramados. Es en esta flexibilidad
en donde se encuentra el mayor atractivo de esta
tecnologa, permitiendo pasar un diseo de la idea al
silicio en tiempos muy cortos.
La lgica programable permite obtener velocidades
hardware con flexibilidad software. La posibilidad de
reutilizacin del hardware programable abarata su costo
ya que puede utilizarse exactamente el mismo
hardware para varias aplicaciones cambiando
exclusivamente su programacin interna.
La tecnologa de la lgica programable o
reconfigurable nos ofrece entonces un cambio de
paradigma: hardware que puede modificarse va
software. De la misma manera que una computadora
puede escribir datos en una memoria, la misma
computadora puede grabar un determinado circuito
dentro de un chip, y cambiarlo tantas veces como se
quiera. El circuito se modifica internamente, sin la
necesidad de que haya cambios fsicos externos.
El objetivo de esta unidad es explorar las distintas
alternativas que ofrece este nuevo paradigma,
incursionando en diversos aspectos del diseo con
lgica programable aplicada.
Justificacin El estudiante de tecnologa e ingeniera electrnica debe
conocer la importancia que tiene la aplicacin de los
dispositivos lgicos programables dentro de la ingeniera,
para luego generar nuevas ideas de aplicacin para suplir
necesidades del entorno. En la Unidad 3 se presentan el
diseo con lgica programable y algunas aplicaciones.

los diversos contenidos y los contextualice a su entorno.
Intencionalidades
Formativas
Profundizar en el conocimiento de nuevos
dispositivos lgicos programables, as como
explorar algunos campos de aplicacin en los que
estos dispositivos suelen ser implementados.
Realizar diseos y llevarlos al campo real
mediante el uso de dispositivos lgicos
programables.
Reconocer los dispositivos FPGAs, as como sus
principales marcas comerciales.
Conocer la arquitectura de los DSPs, sus tipos y
criterios de seleccin.
Estudiar diferentes casos de aplicacin de
dispositivos lgicos programables especficamente
en los campos de telefona mvil y control de
variables.

Denominacin de
captulos
Captulo 7: Diseo con Lgica Programable.
Captulo 8: Otros dispositivos programables.
Captulo 9: Otras aplicaciones.

CAPTULO 7: DISEO CON LOGICA PROGRAMABLE

LECCIN 1: FPGAs (FIELD PROGRAMMABLE GATE ARRAY)

En 1984 Xilinx desarrolla un nuevo dispositivo que denomina Logic Cell
Array (LCA), basado en un concepto diferente a los PLDs. Los LCAs estn
compuestos de una gran cantidad de celdas lgicas cuya funcin es
programable, dichas celdas pueden ser interconectadas mediante
conexiones programables de varios tipos. Estos dispositivos y sus desarrollos
posteriores dan origen a las hoy llamadas FPGAs.

Las FPGAs estn basados en una estructura regular de bloques de
procesamiento e interconexiones programables, rodeadas de bloques
dedicados a entrada salida (ver Figura 7.1)

Figura 7.1. Esquema interno de una FPGA

Las interconexiones usualmente estn organizadas en forma de una malla
jerrquica, disponindose de caminos rpidos entre bloques contiguos,
caminos verticales y caminos horizontales. De esta forma los elementos de
procesamiento forman una isla rodeada de lneas de interconexin.

Los elementos de procesamiento pueden realizar funciones simples de un
bajo nmero de entradas para dar como resultado una nica salida. Esos
bloques o celdas internamente estn compuestos por una Look-Up Table
(LUT) ms algn elemento de memoria o flip-flop. El tamao de la LUT ms
utilizado es de cuatro entradas, que permite implementar cualquier funcin
lgica de cuatro entradas, o lo que es lo mismo una tabla de verdad de 16
renglones.

Hay varias investigaciones que muestran que las LUTs de cuatro entradas dan
buenos resultados en cuanto a su eficiencia en rea y velocidad; y este
resultado ha sido utilizado comercialmente.

Los bloques de procesamiento de las FPGAs comerciales usualmente son un
poco ms complejos que una LUT ms un FF, permitiendo mayor flexibilidad.
Algunas de la caractersticas buscadas son la posibilidad de realizar funciones
combinatorias de mayor nmero de entradas, la posibilidad de realizar bloques
aritmticos con acarreo, la posibilidad de aprovechar un bloque que ha
sido parcialmente utilizado, permitiendo por ejemplo usar por un lado la
salida de la funcin combinatoria y el elemento de memoria por separado, o la
incorporacin de un mayor nmero de elementos de memoria por bloque.

Usualmente estos bloques de procesamiento se agrupan, los bloques que
pertenecen a un mismo grupo o cluster tienen interconexiones locales, esto
redunda en una mayor velocidad de interconexin y en el ahorro de recursos
globales. El tamao de estos clusters es una caracterstica que influye en la
performance de una FPGA. En dispositivos comerciales es usual ver clusters
grandes, compuestos por entre 8 y 10 elementos lgicos. Se han hecho varios
estudios sobre el efecto del tamao de los clusters en el rea y la velocidad de
una FPGA, as como su interaccin con el tamao de las LUTs, los resultados
muestran que los valores ptimos estn entre 4 y 10.


Figura 7.2. Estructura de un bloque de procesamiento (Basic Logic Element,
BLE) y un Cluster

El tamao de los clusters tambin influye en las herramientas de CAD, el
tiempo de compilacin de un diseo aumenta con clusters pequeos.

Las interconexiones ocupan un lugar muy importante dentro de los integrados,

ya sea en trminos de rea como en los retardos producidos.

Se puede estimar que el porcentaje del rea utilizado para las interconexiones
est entre 70 y 90% del rea total del chip. Las relaciones de rea entre
lgica, interconexiones y memoria de configuracin pueden verse en la Figura
7.3

Figura 7.3. Relacin interna de reas dentro de un FPGA

Si bien las primeras FPGAs tenan una estructura simtrica tipo isla, con
bloques lgicos y caminos de interconexin verticales y horizontales
rodendolos, las FPGAs actuales tienen estructuras jerrquicas tanto en los
bloques lgicos, que se agrupan en clusters como ya fue mencionado, como
en las interconexiones que estn organizadas en caminos de distinta longitud
y retardo.

AUTOEVALUACION

6. Realice un bosquejo del esquema interno de una FPGA.
7. Defina qu es una LUT.
8. Comente acerca de la relacin interna de reas dentro de un
FPGA.

LECCIN 2: ESTRUCTURA DE FPGAs

Un ejemplo del uso de interconexiones programables controladas por
celdas de SRAM puede verse en la Figura 7.4. Se utilizan bits de SRAM para
controlar el estado de transistores de paso y lneas de control de multiplexores
.

Figura 7.4. Interconexiones programables en una FPGA

Los bloques de interconexin (switch blocks) se intercalan entre los Bloques
lgicos.


Figura 7.5. Estructura de bloques de interconexin y bloques lgicos

Figura 7.6. Punto de interconexin formado por 6 transistores de paso

Seis transistores de paso conforman el punto de interconexin, dichos
transistores son manejados por las celdas de memoria de configuracin.

Existen diversas arquitecturas de interconexin, siendo usual contar con
caminos de diferente longitud


Figura 7.7. Segmentos de interconexin (Xilinx XC4000)

Usualmente hay tres tipos diferentes de interconexiones: Interconexiones
directas entre CLBs, interconexiones de propsito general que atraviesan
el chip en direcciones horizontales y verticales, y lneas largas que son
reservadas para distribuir seales criticas, tpicamente seales de reloj.


Figura 7.8. Detalle de los diferentes tipos de interconexiones


Figura 7.9. Detalle de las interconexiones de una FPGA

AUTOEVALUACION

1. Usualmente hay tres tipos diferentes de interconexiones
en una FPGA. Mencinelas
2. Muestre cmo se realizan las interconexiones directas entre
CLBs.


LECCIN 3: NUEVAS INCORPORACIONES A LA ARQUITECTURA
BSICA de FPGAs

El desarrollo de las FPGAs ha sido constante desde sus inicios hasta hoy; los
fabricantes han incorporado innovaciones que manteniendo la generalidad de
estos componentes, los hacen adecuados para un rango cada vez ms
amplio de aplicaciones. A continuacin veremos una descripcin de las
diversas caractersticas que incorporan las FPGAs modernas.

Memori a

Quiz la primera incorporacin a la estructura bsica de las FPGAs es la
inclusin de bloques de memoria RAM. Estos bloques estn disponibles para
el diseador, y son configurables en el tamao y el ancho de palabra. Pueden
ser utilizados para almacenamiento de datos o para implementar funciones
combinatorias complejas, aunque son ms lentos que las celdas estndar. De
acuerdo a la configuracin pueden ser utilizados como RAM dual port, FIFOs,
o RAM sincrnica.

Bl oques ari tmti cos

El incremento en aplicaciones de procesamiento digital de seales llev a la
incorporacin en hardware de bloques aritmticos. Estos bloques implementan
funciones multiplicador-acumulador (MAC) con enteros.

Mi croprocesadores

Cuando se utilizan FPGAs para realizar funciones de clculo es usual que
trabajen en conjunto con un microprocesador compartiendo las tareas. Existen
varios ejemplos de FPGAs que incorporan microprocesadores internamente.
Estos microprocesadores pueden estar en hardware como hardcores, es decir
que dentro del chip hay un bloque de silicio especfico
para el microprocesador; o bien como parte de los circuitos programados en la
FPGA como softcores o IP cores.

Ejemplos de hardcores pueden verse en FPGAs de Xilinx Virtex II Pro y Virtex
4, que incorporan hasta cuatro cores de PowerPC 405 o en la familia Excalibur
de Altera (aunque Altera ya no est promoviendo el uso de estos dispositivos
para nuevos diseos).
Hay una enorme cantidad de ejemplos de softcores, pero para seguir en la
lnea de los fabricantes de chips mencionaremos los Pico y MicroBlaze de
Xilinx y el NIOS II de Altera.


Manej o de rel oj es

Al aumentar el tamao y la complejidad de los chips se hace necesario
proveer una buena distribucin interna de las lneas de reloj globales
que no introduzcan diferencias de retardo entre distintas partes del
dispositivo. Es as que se incluyen lneas especiales rpidas para la
distribucin de los relojes bloques especficos de control de seales de reloj y
PLLs para generar internamente diferentes frecuencias a partir de una seal
externa.

Entrada-sal i das especfi cas

Para que las FPGAs puedan manejar directamente lneas de alta velocidad sin
necesidad de transceivers externos se incorporan a los bloques de IO
transceivers programables que cumplen con varios de los estndares usados,
ya sea en single-ended o diferenciales, los mismos llegan a manejar seales
de varios giga bits por segundo.

Conversores seri e-paral el o de al ta vel oci dad

Asociado con el item anterior, para poder trabajar con seales de alta
frecuencia, es necesario incorporar serializadores o conversores serie paralelo
de alta velocidad.

Faci l i dades de test on-chi p

Existen diversas estrategias que facilitan la prueba y el debugging de los
diseos, estas van desde la posibilidad de la lectura o escritura de los
registros y de las memorias internas va JTAG, hasta la incorporacin de
analizadores lgicos integrados en el chip.

AUTOEVALUACION

1. Mencione la forma como son utilizados los bloques de memoria
en un FPGA.
2. Qu se conoce como softcore?.
3. Por qu se hace necesario incorporar serializadores o
conversores dentro de un FPGA.

LECCIN 4: EJEMPLOS DE FPGAs COMERCIALES

Como ejemplos finales de FPGAs modernas veremos esquemas de las
estructuras internas de Stratix II de Altera y las series Virtex II y Virtex 4 de
Xilinx.

Altera Stratix II

Figura 7.10. Diagrama de bloques del Stratix II

En el diagrama de bloques puede verse la estructura del Stratix II que
incluye diferentes niveles de memorias intercalados con los LABs, y bloques
DSP.


Figura 7.11. Estructura de un LAB del Stratix II

Figura 7.12. Diagrama de un Adaptive Logic Module (ALM) del Stratix II


Lo ms novedoso del Stratix II es que su arquitectura est basada en los
llamados Adaptive Logic Modules (ALM), los cuales estn formados por una
LUTs adaptable, dos sumadores, segmentos de carry-chain, dos flip-flops, y
lgica adicional. La principal caracterstica de estos elementos es que la LUT
puede adquirir diversas configuraciones que van desde una nica tabla de 7
entradas a dos LUTs de cuatro entradas trabajando en forma independiente,
como puede verse en el esquema de la Figura 7.13.

Figura 7.13. Diferentes configuraciones de un ALM

Figura 7.14. Bloque lgico de DSP


Figura 7.15. Elemento de IO del Stratix II

Xilinx Virtex II y Virtex 4

A continuacin se muestran los diagramas de bloques de dos integrados de la
familia Virtex, dado que estos chips tienen arquitecturas muy similares sern
analizados en conjunto. Comenzamos viendo la figura Figura 7.16 que muy
claramente muestra la jerarqua de la estructura del Virtex II.


Figura 7.16. Arquitectura jerrquica de una Virtex II

Cada slice del Virtex II posee dos LUTs, lgica de control de acarreo y dos
Flip- Flops. En la figura siguiente puede verse que las LUTs pueden
configurarse para representar funciones lgicas, como memorias o como shift-
registers.


Figura 7.17. Configuracin de un Slice de un Virtex II

Esta es una diferencia entre el Virtex II y el Virtex 4; en el Virtex 4 la
arquitectura pasa a tener dos tipos de Slices, los que pueden alternar entre
funcin combinatoria o memoria; y aquellos que slo pueden ser utilizados
como funciones lgicas.


Figura 7.18. Diferentes tipos de slices en el Virtex 4

Figura 7.19. Virtex 4 vista simplificada de un slice

AUTOEVALUACION

1. Cul es la novedad de la familia de los Stratix II?
2. Mencione los principales bloques componentes de la
arquitectura de la familia Virtex II.

LECCIN 5: HERRAMIENTAS DE SOFTWARE (EDA, CAE, CAD)

Primero un poco de terminologa, las herramientas CAD (Computer-Aided
Design) se definen como aquellas que realizan funciones de place and
route, y layout; usualmente el trmino CAE (Computer-Aided Engineering) se
aplica mayormente a simulacin, sntesis y anlisis de tiempos; aunque es
usual utilizar ambos trminos en forma intercambiable. El trmino EDA
(Electronic Design Automation) engloba las dos definiciones anteriores .

Para disear con dispositivos lgicos programables es absolutamente
necesario el uso de un conjunto de herramientas software de buena calidad,
confiables y de fcil utilizacin. Estas herramientas son esenciales, tanto a
nivel industrial como en la formacin del ingeniero, en la medida que la
integracin progresa y ya no se puede acceder a los elementos bsicos del
hardware.

Figura 7.20. Niveles de especificacin de un diseo y los diferentes procesos
involucrados

Las etapas de un proceso tpico de diseo, sin las realimentaciones de
simulacin y verificacin, pueden verse en la Figura 7.20.

La sntesis de alto nivel es el proceso de compilar una descripcin
comportamental dada en un lenguaje de alto nivel en una descripcin
estructural dada a nivel de transferencia de registros (RTL register-transfer
level). Este proceso generalmente se hace en forma manual, pero es
incipiente el desarrollo de herramientas y lenguajes de alto nivel, que veremos
con ms detalle.

La sntesis lgica es el proceso de convertir una descripcin RTL en un netlist
optimizado. El netlist es una descripcin del circuito a nivel de compuertas y
registros y las interconexiones entre esos elementos. Las tareas realizadas en
el proceso de sntesis incluyen la optimizacin de la lgica combinatoria y la
optimizacin de la lgica secuencial. Dichas optimizaciones pueden incluir
diferentes requerimientos cmo el rea del chip utilizada, la velocidad o el
consumo.

El mapeo tecnolgico se refiere a la mapeo de un determinado netlist genrico
en las primitivas o bloques disponibles en una determinada tecnologa.
En el caso de FPGAs, por ejemplo, se debern mapear las funciones
lgicas en las LUTs disponibles en la familia utilizada. Debe hacerse algo
similar para los registros, pasando de un registro genrico a los tipos de
registro disponibles en la tecnologa.

Las herramientas utilizadas deben contar tambin con la capacidad de
simular y verificar el diseo en diferentes niveles y etapas del mismo.
Si se trabaja con lenguajes de especificacin hardware, por ejemplo VHDL,
la forma usual de simular es construir un test bench o banco de pruebas. El
test bench se especifica tambin en VHDL e incluye como un componente el
diseo en cuestin, generndole entradas y chequeando sus salidas. Un
simulador VHDL es capaz de ejecutar test-benches disponiendo,
normalmente, de un conjunto de utilidades que facilitan la depuracin de los
modelos y la revisin de resultados.

Las primeras etapas pueden hacerse con herramientas genricas
independientes de los fabricantes de dispositivos programables, pero las
etapas de placement y routing requieren la utilizacin de herramientas
propietarias.

EVOLUCIN HISTRICA

La evolucin de las herramientas de EDA se dio en conjunto con la evolucin
de los dispositivos lgicos programables y de las computadoras.

Las primeras formas de trabajar con PLDs implicaban la traduccin de un
diseo a un formato de tabla de verdad llamado H&L. Posteriormente aparece
el PALASM, un programa escrito en FORTRAN que permita convertir un

diseo descripto en ecuaciones booleanas, en archivos de
programacin de dispositivos PAL de Monolithics Memories (MMI).

En esta poca no solo eran importantes las herramientas software, sino
tambin los equipos de programacin de dispositivos, que recin se estaban
generalizando. Un salto importante fue la introduccin del estndar 3 de
JEDEC, propuesto en 1980. Este estndar define un formato de archivo
comn independiente del fabricante del dispositivo y del fabricante del
programador.

En los ochentas aparecen dos lenguajes que permiten un mayor nivel de
abstraccin en la expresin de los diseos, y son independientes de los
fabricantes de chips, estos son el ABEL (Advanced Boolean Expression
Language) y el CUPL (Common Universal tool for Programmable Logic). Estas
herramientas adems de definir un lenguaje para la entrada de diseos,
disponan de paquetes de minimizacin booleana, sntesis de mquinas de
estados y simulacin.

A mediados de los ochentas aparecen los programas de diseo de Altera
A+PLUS y un conjunto de herramientas suministradas por Xilinx para sus
nuevos dispositivos. Como los dispositivos de Xilinx tenan una arquitectura
diferente sus herramientas incluan place & route automtico para un eficiente
uso de los recursos disponibles.

La siguiente generacin de herramientas software incluy la posibilidad de
especificar diseos mediante entrada esquemtica, haciendo ms fcil la
migracin de diseos realizados previamente con circuitos lgicos de las
familias TTL y CMOS.

Los lenguajes de especificacin hardware (HDL Hardware Description
Language)

Si bien ABEL y CUPL ofrecan una herramienta de diseo independiente de
los fabricantes de circuitos, estos lenguajes estaban muy atados a la
implementacin del diseo en un PLD. A principios de los ochentas aparecen
dos lenguajes de alto nivel pensados para especificar el comportamiento del
hardware digital, estos son VHDL y Verilog. La importancia de estos lenguajes
es su estandarizacin por el IEEE, VHDL tiene su primer estndar en 1987, y
luego es modificado en 1993, 2000 y 2002 y Verilog varios aos despus,
recin pasa a ser estndar en 1995 y es revisado en 2001.

VHDL es un lenguaje diseado para describir sistemas electrnicos digitales
cuyo origen est en un programa del gobierno de Estados Unidos Very High
Speed Integrated Circuits (VHSIC) iniciado en 1980. A lo largo de ese

proyecto result clara la necesidad de contar con un lenguaje estndar que
pudiera describir la estructura y la funcionalidad de un circuito digital y el
resultado fue el desarrollo del VHSIC Hardware Description Language (VHDL).

Verilog HDL tuvo un origen diferente, arranc en sus comienzos como un
lenguaje propietario desarrollado en 1983 por Gateway Design Automation,
compaa que posteriormente fue adquirida por Cadence Design System. A
comienzos de los 90C adence abre la especificacin del lenguaje y promueve
su estandarizacin por el IEEE que se logra en 1995.

Ambos lenguajes, si bien diferentes, poseen caractersticas similares.
Permiten describir la estructura de un diseo y su particin en bloques
jerrquicos, as como la interconexin de dichos bloques. Adems admiten
describir la funcionalidad de esos bloques independientemente de su
implementacin y la posterior simulacin de los mismos y del sistema
completo antes de su implementacin. Los HDLs, a diferencia de los lenguajes
de programacin usuales, estn especialmente diseados para permitirle a los
diseadores modelar la concurrencia de procesos inherente a los elementos
hardware.

El salto cualitativo en las herramientas EDA fue a fines de los ochentas
cuando aparecieron los primeros programas que incluan sntesis lgica
automtica. Hasta ese momento los HDLs eran utilizados para especificar,
simular y verificar los diseos, pero stos deban ser manualmente traducidos
a su implementacin con compuertas. La sntesis lgica cambi radicalmente
la metodologa de diseo, con una especificacin a nivel de transferencia de
registros (RTL, Register Transfer Level), hecha en algn HDL, la herramienta
extrae en forma automtica el detalle de compuertas, flip-flops e
interconexiones. Esto permite describir circuitos digitales complejos
exclusivamente en alto nivel, dejando los detalles de implementacin a
herramientas automatizadas. Los lenguajes pasan entonces a tener una mayor
importancia en el diseo digital.

Cabe mencionar que la codificacin RTL realizada en un lenguaje HDL
requiere utilizar un subconjunto de dicho lenguaje, ya que como los lenguajes
HDL no fueron especficamente diseados para sntesis, sino que estn
pensados para especificar y simular hardware, existen en ellos varias
sentencias o expresiones que no son sintetizables en hardware.

Las etapas de alto nivel de un diseo, sntesis lgica y mapeo, pueden ser
realizadas con herramientas independientes del fabricante del circuito
programable, pero las etapas de bajo nivel, placement y routing deben
utilizar las herramientas de los fabricantes de FPGAs, ya que la informacin
de programacin de las mismas es propietaria.


Figura 7.21. Proceso tpico de diseo con un HDL

La Figura 7.21 muestra el proceso tpico de diseo con sus diferentes etapas.
Los bloques sombreados son las etapas de procesamiento, los bloques sin
sombrear representan el nivel del diseo.

Cuando el diseo va a ser implementado en una FPGA la herramienta debe
realizar el mapeo en las celdas de la FPGA, esto significa que las
herramientas deben convertir el diseo o las ecuaciones booleanas en el tipo

de LUTs utilizadas en las FPGAs. Hay varias investigaciones que estudian los
algoritmos necesarios para realizar este mapeo en LUTs y sus optimizaciones.

Para el caso de FPGAs modernas que incluyen bloques de RAM, bloques
aritmticos u otros bloques dedicados, es necesario que las herramientas EDA
los sepan utilizar adecuadamente.

Posteriormente resta realizar el placement y routing dentro de la FPGA. Esto
significa elegir en qu celdas se ubica el diseo y elegir los caminos de
interconexiones entre esas celdas.

HERRAMIENTAS DE ALTO NIVEL

A medida que los diseos aumentan su complejidad aparece la necesidad de
utilizar herramientas de mayor grado de abstraccin para poder desarrollar
aplicaciones cumpliendo con las exigencias de productividad. Es claro que
cuando se aumenta el nivel de abstraccin se gana en tiempo de diseo, pero
se pierde en la optimizacin del mismo.

Actualmente todava la mayora de los diseos se realizan utilizando lenguajes
de descripcin hardware, principalmente VHDL y Verilog, y existen estrategias
especificas para manejar diseos de gran tamao. La principal es partir el
diseo en bloques ms pequeos y disear adecuadamente la jerarqua de
estos bloques as como las interfaces de los mismos. Muchos de estos
bloques pueden estar pre-hechos como IP cores, o disearse una vez y
reutilizarse.

Las cosas se complican an ms porque hay que describir el
comportamiento esperado del sistema para poder verificar los bloques
diseados. Si bien los HDLs permiten esto, no son los lenguajes ms cmodos
para ello. Si adems el sistema incluye un microprocesador y por lo tanto
software corriendo en l, entonces se plantea la idea de contar con un
lenguaje nico que sirva tanto para el hardware que va estar implementado en
una FPGA como para el software del microprocesador.

Otro punto importante cuando se piensa en diseos que utilizan plataformas
reconfigurables como aceleradores de clculo, es que la mayora de los
algoritmos estn especificados y probados en lenguajes de programacin tales
como C o Matlab y no en HDLs.

Ha habido varios esfuerzos en incorporar lenguajes de programacin al diseo
con FPGAs, el problema principal es que estos lenguajes estn concebidos
para implementaciones secuenciales y no para representar el paralelismo
inherente al hardware.


Si bien hay una gran cantidad de lenguajes de programacin que han sido
utilizados para sintetizar hardware en forma ms o menos automtica, el ms
utilizado es el C.

Esto se debe al grado de difusin que tiene el C, y pueden mencionarse
varios ejemplos de traductores de C a HDL. Las dificultades que se presentan
hacen que siempre estos traductores no incluyan la sintaxis completa del C
sino un subconjunto del lenguaje, y que adems introduzcan diversas
modificaciones o ampliaciones al C para representar adecuadamente el
paralelismo. Como ejemplos concretos podemos mencionar: HandelC,
Trasmogrifier C, Streams-C. Impulse C.

Han habido varios esfuerzos para compilar directamente desde Matlab a
hardware, como muchos algoritmos se especifican directamente en Matlab
esta idea es muy atractiva. Para algunas aplicaciones los resultados del
hardware generado automticamente son cinco veces ms lentos y ocupan
cuatro veces ms celdas que los diseos hechos manualmente; pero se
presentan otros casos en donde las velocidades de los diseos son
comparables, aunque se mantienen las diferencias de tamao. Dems est
decir que los tiempos de diseo se reducen enormemente, aunque los autores
de las publicaciones no utilizan herramientas comerciales. SystemC es otra
alternativa de descripcin de alto nivel, est implementado como clases de
C++, y permite la definicin de hardware a varios niveles de abstraccin.

Otro punto interesante es la utilizacin de lenguajes de programacin para
realizar la verificacin de un diseo. En lugar de disear un test-bench en HDL
es posible describirlo en un lenguaje de programacin. Se han desarrollado
mdulos de software que permiten enlazar simuladores HDL con paquetes
clsicos de simulacin de sistemas, un ejemplo es el vinculo entre Matlab y
Simulink con ModelSim (simulador HDL). Esto permite desarrollar el entorno
de pruebas (test benches) en un lenguaje de alto nivel, y conectar entradas y
salidas hacia bloques de hardware descritos en HDL. Otra aplicacin es la
integracin de bloques hardware descritos como HDL en modelos a escala de
sistema. [ver mathworks]

AUTOEVALUACION

1. Mencione la diferencia entre CAD y CAE.
2. A qu se le define como netlist?
3. Es posible utilizar herramientas independientes del fabricante en el
proceso de placement y routing? Justifique
4. Comente sobre las alternativas de herramientas de alto nivel en la
programacin de FPGAs.

CAPTULO 8: OTROS DISPOSITIVOS PROGRAMABLES

LECCIN 1: FPAA (FIELD PROGAMMABLE ANALOG ARRAY)

Los circuitos anlogos programables se denominan en la literatura FPAA
(Field Progammable Analog Array). Estos circuitos son el equivalente
anlogo de los circuitos digitales FPGA (Field Programmable Gate Array).
Un circuito anlogo programable es un circuito que puede ser configurado
para implementar una variedad de funciones anlogas; el circuito consta de
un arreglo de bloques anlogos configurables (Configurable Analog Block:
CAB), una red de interconexin programable y un registro para almacenar los
bits de la configuracin de la FPAA. En la Figura 8.1 se muestra el diagrama
de bloques para un circuito FPAA.
De acuerdo a las caractersticas impuestas por el fabricante del FPAA, la
red de interconexin proporciona la ruta de interconexin entre los bloques
CABs, o entre los bloques de entrada y salida (I/O). El registro con las
cadenas de bits almacena la informacin para configurar los bloques CABs.

Figura 8.1. Diagrama de bloques para un FPAA

Terminologa

Debido a que existen diferentes fabricantes de FPAAs, una nueva terminologa

est siendo usada. Actualmente, la terminologa ms utilizada es la
siguiente:

- Fi el d Programmabl e Anal og Array (FPAA): Un circuito
integrado, el cual puede ser programado para implementar circuitos
anlogos, usando bloques anlogos flexibles e interconexiones.
- Fi el d Programmabl e Mi xed Anal og-Di gi tal Array (FPMA): Un
circuito integrado, el cual contiene un FPAA y un FPGA, es tan flexible como
los bloques configurables y se puede programar para implementar circuitos de
seal mixta.
- El ectri cal l y Programmabl e Anal og Ci rcui t (EPAC): Un circuito
FPAA versin de IMP Inc; EPAC es una marca registrada del fabricante IMP
Inc.
- Fi el d Programmabl e Anal og Devi ce (FPAD): Es el nombre que
utiliza el fabricante Zetex para un FPAA.
- Total l y Reconfi gurabl e Anal og Ci rcui t (TRAC): Nombre para
los circuitos FPADs fabricados por Zetex.
- Reseau Anal ogi que Programmabl e (RAP): Nombre en francs para un
FPAA.
- Confi gurabl e Anal og Bl ock (CAB): Celda analgica bsica y
programable en un FPAA.
- Fi el d Programmabl e Syst em-On-a-Chi p (FIPSOC): Un chip que
integra un FPMA y un microcontrolador, este chip es comercializado por la
compaa SIDSA.

Evolucin de los FPAAs

Con la aparicin y evolucin de los circuitos digitales programables
(Programmable Logic Devices: PLDs), surgi la necesidad de desarrollar
circuitos integrados que permitieran programar e implementar circuitos de
seal mixta en un solo chip: es por ello que desde la dcada del ochenta hasta
el presente, varias compaas y grupos de investigacin (la mayora de ellos
pertenecientes a las universidades) han desarrollado y anunciado sus
productos tal como se muestra en la Tabla 8.1.


Ao Compaas y Grupos de Investigacin
1988 Sivilotti (Caltech)
1990 Kawasaki Steel
1990 Pilkington Microelectronics
1994 IMP, Inc.
1994 Pierzchala & Perkowski (Portland State
University)
1994 Chang et al (University of Nottingham)
1996 Embabi et al (Texas A&M University)
1996 Zetex Semiconductors Ltd.
1997 Guadet & Gulak (University of Toronto)
1997 Futura et al (Spain)
1997 Motorola
1998 Motorola e IMP, retiradas del mercado
1999 IspPAC de Lattice
1999 SIDSA FIPSOC (anunci el nuevo chip)
2000 Anadigm

Tabla 8.1: Evolucin de los FPAAs

FPAAs Comerciales

Actualmente, tres compaas fabricantes de semiconductores
producen circuitos FPAAs. En la Tabla 8.2 se muestran los FPAAs
comerciales.


Fabricante Modelo Tecnologa Ancho de
banda
IspPAC10
IspPAC20
550 kHz (G=1)
330 kHz
(G=100)
IspPAC30 1.5 MHz
IspPAC80 500 kHz
IspPAC81 75 kHz

Lattice
IspPAC
POWR1208

UltraMOS
tiempo
continuo
-
TRAC20 4 MHz
Zetex
TRAC20LH
Bipolar
tiempo
continuo
12 MHz
AN10E40 5MHz
AN120E04
Anadigm
AN220E04
Switched
capacitor
2MHz

Tabla 8.2: FPAAs comerciales

AUTOEVALUACION

1. Comente la diferencia entre FPGA y FPAA.
2. Cul fue la motivacin para generar FPAAs?
3. Menciones dos familias comerciales de FPAAs y sus
caractersticas de ancho de banda.


LECCIN 2: FAMILIAS DE FPAAs

CIRCUITOS FPAAs DE LATTICE

El elemento funcional activo bsico de los circuitos FPAAs de Lattice es el
PACell (Programmable Analog Cell) que, dependiendo de la arquitectura
especfica del circuito IspPAC, puede ser un amplificador de instrumentacin,
un amplificador-sumador u otra etapa activa elemental.

En todos los circuitos IspPAC, las celdas programables PACells se
combinan cuidadosamente para formar macroceldas anlogas o PACblocks.
En este caso, no se requiere ningn componente externo, lo cual flexibiliza la
implementacin de funciones anlogas bsicas tales como: filtrado con
precisin, suma o diferencia, ganancia o atenuacin y conversin. En la
Figura 8.2, se muestra el diagrama de bloques bsico de un PACblock.

Figura 8.2. Diagrama de bloques de un PACblock

Los circuitos IspPAC funcionan con una sola fuente de alimentacin a 5V y
ofrecen una arquitectura que es completamente diferencial desde la entrada
hasta la salida. Esto duplica la eficiencia del rango dinmico versus I/O
single-ended (voltaje de entrada). Tambin, produce un funcionamiento
mejorado con respecto a las especificaciones tales como: CMR (Comn-Mode
Rejection), PSR (Power-Supply Rejection) y THD (Total Harmonic Distortion).
Al mismo tiempo, la operacin single-ended se acomoda fcilmente.
La metodologa de diseo de programacin en el sistema (In-System
Programmable: ISP) de Lattice permite simplificar el proceso de diseo y

acelerar la implementacin del circuito anlogo.

En este caso, la herramienta de diseo PAC-Designer suministra al usuario
una ventana con una interfaz grfica para especificar fcilmente el
diseo usando libreras y macros generadores de circuitos.
La Tabla 8.3 presenta los diferentes circuitos de la familia IspPAC y la
respectiva rea de aplicacin de cada uno.

CIRCUITOS FPADs DE ZETEX

Los circuitos FPADs de Zetex son TRAC020 y TRAC020LH (versin
del TRAC020 para baja potencia).

En la Figura 8.3, se muestra el diagrama de bloques bsico del TRAC020.

Circuito
Funcin Encapsulado

IspPAC-POWR1208

Control y monitoreo de
fuentes de potencia

44-TQFP

IspPAC10

Acondicionamiento de
seal

28-SOIC
28-PDIP

IspPAC20 Lazo de control y
monitoreo

44-PLCC
44-TQFP

IspPAC30

Versatilidad anloga
front-end

24-SOIC
28-PDIP

IspPAC80
continuo, filtro paso bajo
de 5
to
orden con una
frecuencia de corte
programable en el
rango de 50 kHz 750

16-SOIC
16-PDIP

IspPAC81
continuo, filtro paso bajo
de 5
to
orden con una
frecuencia de corte
programable en el
rango de 10 kHz 75 kHz

16-SOIC
16-PDIP

Tabla 8.3 Circuitos FPAAs de la familia IspPAC


Figura 8.3. Diagrama esquemtico del TRAC020

El circuito TRAC se basa en una nica celda anloga configurable, la cual es
flexible a la programacin para llevar a cabo diferentes funciones tales como:
adicin, negacin, logaritmo, antilogaritmo, amplificacin, diferenciacin,
integracin, rectificacin, y seguidor de voltaje. Estas funciones son
combinadas para implementar un sistema de procesamiento de seal o
acondicionamiento de seal. Ellas tambin facilitan el uso de las tcnicas
estructuradas de diseo matemtico. En este caso, no es necesario entender
muy bien la estructura de las funciones anlogas, solo es necesario entender
su funcin a nivel de sistema.

Las funciones bsicas pueden ser configuradas en cada una de las veinte
celdas interconectables entre s para facilitar el diseo y configuracin de
cualquier circuito anlogo en el chip; es decir, la configuracin es realizada
digitalmente mediante un registro de desplazamiento, mientras la seal
permanece en el dominio anlogo todo el tiempo, por lo tanto se evitan los
errores de muestreo y retardos de procesamiento hallados en
soluciones equivalentes con DSP (Digital Signal Processing).

Adicionalmente como un complemento a los TRACs, el grupo FAS (Fast
Analog Solutions) de Zetex tiene en el mercado el circuito CASIC
(Computational Application Specific Integrated Circuit) ZXF36Lxx, el cual
contiene 36 celdas anlogas las cuales se pueden configurar usando una
mscara para la metalizacin.

CIRCUITOS FPAAs DE ANADIGM

El FPAA AN10E40 de Anadigm, es un dispositivo adecuado para el diseo e

implementacin de diferentes circuitos anlogos basados en usar la tcnica

de diseo SC (switched-capacitor). Este circuito dispone de macros llamados
Ipmodules, los cuales implementan las funciones de amplificacin, suma,
integracin, diferenciacin, comparacin y rectificacin, fuentes de DC
(voltajes de referencia), filtros, osciladores senosoidales, y circuitos S/H
(Sample and Hold) y T/H (Track and Hold), es decir, puede ser usado en
diversas aplicaciones tales como: filtrado de seales, implementacin de
circuitos de control, generadores de seal, etc.

El chip se divide en 20 bloques anlogos configurables (Configurable Analog
Block: CAB), cada uno con un amplificador operacional, cinco bancos de
capacitores e interruptores tal como se ilustra en la Figura 8.4.

Figura 8.4. Diagrama de bloques bsico de un CAB.

Cuatro de los bancos de capacitores se localizan entre el bloque de
interconexin interno (local routing connections) y los interruptores, y un
banco de capacitores est en el lazo de realimentacin del amp-op. En el lado
izquierdo de los bancos de capacitores existen diversas etapas de entrada (a
las cuales llegan las entradas Local Inputs) y sus salidas llegan a los bloques
de interruptores, y en el lado derecho del amp-op (OpAmp) estn las salidas
del CAB.

La informacin para las interconexiones y el comportamiento de los CABs es
almacenada en el bloque SRAM, la cual es cargada durante la

configuracin. El proceso de configuracin tpicamente ocurre al energizar el
circuito, pero puede ser re-iniciado en cualquier momento. La habilidad
para re-configurar el bloque SRAM en cualquier momento le permite al
usuario gran flexibilidad para disear un sistema.

El AN10E40 est organizado en una matriz de bloques CABs de 4x5, una red
de interconexin para el reloj, interruptores, y recursos para interconexin
global y local. Cada bloque CAB del AN10E40 (ver Figura 8.5) es
programable, lo cual permite una gran flexibilidad para disear diferentes
circuitos para procesamiento anlogo.

Figura 8.5. Diagrama de bloques de la matriz del AN10E40

La lgica para la configuracin (Configuration Logic) y el registro de
desplazamiento (Shift Register) trabajan en conjunto siempre que la
configuracin del chip este en proceso. La matriz de bloques CABs est
rodeada por las celdas anlogas I/O (Input/Output) programables, 13 en
total, con dos amp-ops de soporte. El chip tambin tiene un generador de
voltaje de referencia (Vref) programable.

Las celdas anlogas I/O son flexibles y permiten conectar directamente
la circuitera del ncleo (core) del chip con los pines de entrada o salida.
Adicionalmente, con muy pocos componentes externos se implementa
fcilmente un filtro Sallen-Key, el cual permite corregir los problemas de
aliasing .

Debido a que el FPAA AN10E40 est basado en circuitos switched-
capacitor, sus seales de salida no estn libres de la presencia de
ruido, entonces la flexibilidad de las celdas I/O es importante cuando se
considera la implementacin de filtros anti-aliasing. Adicionalmente, debido a
la naturaleza misma del sistema de datos muestreados (Sampled Data
System), el cuidado que se debe tener es limitar el ancho de banda de la
seal de entrada para evitar aliasing.

Los FPAAs AN120E04 y AN220E04 pertenecen a la segunda generacin de
la familia de Anadigm (Anadigmvortex) y estn basados en una arquitectura
switched-capacitor completamente diferencial.
La arquitectura de los FPAAs AN120E04 y AN22E04 consiste de una matriz
de CABs de 2x2, una red de interconexin programable, una LTU (Look-Up
Table), cuatro celdas anlogas de entrada (una de ellas con un multiplexor
para cuatro seales de entrada), y tres celdas de salida. En la Figura 8.6,
se muestra el diagrama de bloques de la matriz para los N120E04 y
AN220E04.

Figura 8.6. Diagrama de bloques de los FPAAs
AN120E40 y AN220E04

Cada una de las celdas de entrada tiene un filtro anti- aliasing programable y
un amplificador de alta ganancia con bajo offset de entrada. Las cuatro celdas

CABs pueden ser programadas a travs de la LUT, lo cual permite
realizar la implementacin de funciones arbitrarias.

La diferencia fundamental entre estos FPAAs es la programacin. El
AN120E40 es un dispositivo de bajo costo para aplicaciones de alto
volumen de produccin, sin embargo este puede ser re-programado si se
activa la seal de reinicio (reset) del chip; el AN220E04 soporta re-
configuracin dinmica (re-programacin o actualizacin de una nueva
funcin) mientras realiza un procesamiento anlogo.

El AN220E04 tiene dos tipos de memoria: la SRAM de respaldo (Shadown)
y la SRAM de configuracin. Los nuevos datos de configuracin son
almacenados en la Shadown SRAM, los cuales son transferidos a la SRAM de
configuracin en un flanco de reloj provisto para sincronizar la
actualizacin de la funcin anloga del circuito.

METODOLOGA DE DISEO USANDO CIRCUITOS FPAAs

Esta seccin describe una metodologa simple para disear circuitos anlogos
usando circuitos FPAAs, y las estrategias usadas para simular e implementar
el diseo en un simple circuito FPAA. La metodologa de diseo consiste
en:

a) Diseo anlogo sin componentes externos

Definir las especificaciones y requerimientos
Diseo del circuito anlogo
Simulacin (anlisis AC) del circuito
Simulacin (anlisis transitorio) para verificar la respuesta en el
dominio del tiempo.
Implementacin del diseo usando un circuito FPAA
Test del circuito diseado

b) Diseo anlogo con componentes externos

Definir las especificaciones y requerimientos
Considerar las limitaciones de los circuitos IspPAC
Diseo del circuito anlogo
Simulacin (anlisis AC)
Simulacin (anlisis transitorio) del circuito para verificar la
respuesta en el dominio del tiempo
Implementacin del diseo usando un circuito FPAA
Test del circuito diseado


AUTOEVALUACION

1. A qu se conocen como PACells?
2. Para qu puede ser utilizado un TRAC?
3. Menciones la principal caracterstica de la familia ANADIGM
4. Elabore un listado con la metodologa de diseo anlogo con
componentes externos para un FPAA

LECCIN 3: PROCESADORES DIGITALES DE SEALES (DSP)

INTRODUCCION

Un sistema de procesado digital de seal electrnico realiza procesado digital
de seal, entendindose por l aplicacin de operaciones matemticas a
seales representadas de forma digital. Las seales son representadas de
forma digital mediante secuencias de muestras. A menudo, estas muestras se
obtienen de seales fsicas (por ejemplo, seales de audio) utilizando
transductores (un micrfono en este caso) y convertidores analgico-digitales.
Despus del procesado matemtico, las seales digitales pueden volver a
convertirse en seales fsicas mediante convertidores digital-analgicos.

Si bien, en principio, el corazn de un sistema de proceso digital puede ser un
microcontrolador, un procesador de propsito general o un procesador digital
de seal (DSP), en sistemas en los cuales la carga computacional es
extremadamente intensa la solucin ptima pasa por escoger a un DSP.
En la actualidad, los cuatro grandes fabricantes de DSP son Texas
Instruments, con la serie TMS320; Motorola, con las series DSP56000,
DSP56100, DSP56300, DSP56600 y DSP96000; Lucent Technologies
(anteriormente AT&T), con las series DSP1600 y DSP3200; y Analog Devi-
ces, con las series ADSP2100 y ADSP21000.

QU ES UN DSP?

Estrictamente hablando, el trmino DSP se aplica a cualquier chip que trabaje
con seales representadas de forma digital. En la prctica, el trmino se
refiere a microprocesadores especficamente diseados para realizar
procesado digital de seal. Los DSP utilizan arquitecturas especiales para
acelerar los clculos matemticos intensos implicados en la mayora de
sistemas de procesado de seal en tiempo real. Por ejemplo, las arquitecturas
de los DSP incluyen circuitera para ejecutar de forma rpida operaciones de
multiplicar y acumular, conocidas como MAC. A menudo poseen arquitecturas
de memoria que permiten un acceso mltiple para permitir de forma
simultnea cargar varios operandos, por ejemplo, una muestra de la seal de
entrada y el coeficiente de un filtro simultneamente en paralelo con la carga
de la instruccin. Tambin incluyen una variedad de modos especiales de
direccionamiento y caractersticas de control de flujo de programa diseadas
para acelerar la ejecucin de operaciones repetitivas.

Adems, la mayora de los DSP incluyen en el propio chip perifricos
especiales e interfaces de entrada salida que permiten que el procesador se
comunique eficientemente con el resto de componentes del sistema, tales
como convertidores analgico-digitales o memoria.


La diferencia esencial entre un DSP y un microprocesador es que el DSP tiene
caractersticas diseadas para soportar tareas de altas prestaciones,
repetitivas y numricamente intensas. Por contra, los microprocesadores de
propsito general o microcontroladores no estn especializados para ninguna
aplicacin en especial; en el caso de los microprocesadores de propsito
general, no estn orientados a aplicaciones de control, en el caso de los
microcontroladores.

Figura 8.7. Estructura de un filtrode respuesta impulsional finita (FIR)

Aunque el ejemplo del filtro de respuesta impulsional finita (FIR) ha sido
ampliamente utilizado en el entorno DSP, es quizs el ms simple que permite
ilustrar la necesidad de estas prestaciones en los DSP, las cuales permiten
concebir muchas de las funciones de procesado en tiempo real.

La mecnica del algoritmo del filtro FIR es bastante sencilla. Los bloques D en
la Figura 8.7 son retardos unitarios; su salida es una copia de la entrada
retardada en un perodo de muestreo. El filtro FIR se construye a partir de una
serie de etapas bsicas que se van repitiendo. Cada etapa bsica incluye una
operacin del tipo multiplicacin y acumulacin. La seal de entrada xk es un
conjunto de valores discretos obtenidos mediante muestreo de una seal
analgica. El valor xk-1 es en realidad el valor que tena xk en un perodo de
muestreo anterior. De forma similar xk-2 sera la xk de dos perodos de
muestreo anteriores. Cada vez que una nueva muestra llega, las que estaban
almacenadas previamente se desplazan una posicin hacia la derecha y una
nueva muestra de salida se calcula despus de multiplicar la nueva muestra y
cada una de las anteriores por sus correspondientes coeficientes.

En la figura, cn representa a los coeficientes, donde n es el nmero del
coeficiente. Los resultados de cada multiplicacin se suman para formar la
nueva muestra de salida yk.

El algoritmo de clculo se basa en operaciones del tipo multiplicacin y
acumulacin (A=B*C+D), siendo la multiplicacin el verdadero cuello de
botella en el clculo de la mayora de los algoritmos de procesado digital.

CARACTERSTICAS DE LOS DSP

La eleccin de un DSP que posea unas ciertas caractersticas estar muy
condicionada a la aplicacin que se quiera destinar. En esta seccin se
presenta un conjunto de aspectos caractersticos de los DSP sin que se
pretenda con ello hacer una lista exhaustiva. Dichos aspectos debern tenerse
en cuenta a la hora de su eleccin para una aplicacin en particular.

Formato aritmtico

Una de las caractersticas fundamentales de los DSP es el tipo de formato
aritmtico utilizado por el procesador. La Figura 8.8 muestra la estrecha
relacin entre formato numrico y nmero de bits del DSP.

Figura 8.8. Representaciones numricas comunes en los DSP comerciales

La Figura 8.9, arriba y abajo, muestra los formatos de coma flotante y coma
fija, respectivamente.

En el formato IEEE-754 de coma flotante la s indica que el bit ms
significativo es el signo, donde un 1 indica que se trata de un nmero
negativo. La e indica exponente, formado por 8 bits y la m, de 23 bits, la
mantisa del nmero.

Al carecer de exponente el formato en coma fija, ste puede representar
nmeros con ms bits significativos que el formato en coma flotante del mismo
tamao en bits. En este ejemplo, 31 bits son significativos, f, comparados
con los 23 del formato IEEE-754.

Para un mismo tamao en nmero de bits, el formato en coma fija proporciona
una mejor resolucin que el formato en coma flotante. Sin embargo, es este
ltimo quien posee un margen dinmico superior. As, por ejemplo, si se
considera una representacin en coma fija de 32 bits, el mnimo valor que
puede ser representado es 2
-31
siendo el mayor 1-2
-31
. La relacin entre
ambos, la cual resulta en el margen dinmico, es de 2,15 10
9
,
aproximadamente 187 dB. En cambio, con una representacin en coma
flotante, con 24 bits de mantisa y 8 de exponente, pueden representarse
nmeros desde 5,88 10
-39
hasta 3,40 10
38
, resultando en un margen dinmico
de 5,79 10
76
o de 1535 dB.

La aritmtica de coma flotante es ms flexible que la de coma fija. Con coma
flotante, los diseadores de sistemas tienen acceso a un margen dinmico
ms amplio. En consecuencia, los DSP de coma flotante son generalmente
ms fciles de programar que los de coma fija, pero son usualmente ms
caros. El mayor coste es resultado del requisito de una mayor complejidad
circuital que se traduce en un mayor tamao de chip. Sin embargo, el mayor
margen dinmico facilita su programacin pues el programador no debe
preocuparse por el margen dinmico ni por la precisin. Por el contrario, en
los DSP de coma fija el programador a menudo debe escalar las seales en
sus programas para asegurar una adecuada precisin numrica con el
limitado margen dinmico del DSP de coma fija.

Por lo general, las aplicaciones con un gran volumen de unidades y/o bajo
consumo utilizan los DSP de coma fija al ser la prioridad en este tipo de
aplicaciones el bajo coste. Los programadores determinan el margen dinmico
y la precisin necesarias de la aplicacin, ya sea analticamente o a travs de
simulaciones, y entonces aplican operaciones de escalado dentro del cdigo
de la aplicacin en los puntos en donde sea necesario. En aplicaciones donde
el coste no sea un requisito crtico o que demanden un margen dinmico y
precisin elevadas, o donde la facilidad de desarrollo sea vital, los DSP de
coma flotante poseen ventaja.

Mediante rutinas software es posible emular el comportamiento de un
dispositivo de coma flotante con uno de coma fija. Sin embargo, tales rutinas
resultan generalmente caras en trminos de ciclos del procesador. En
consecuencia, rara- mente se suele emular la aritmtica de coma flotante.


Figura 8.9. (Arriba) Formato de coma flotante IEEE-754; 1 bit de signo, 8 de
exponente y 23 de mantisa. (Abajo) Formato en coma fija; 1 bit de signo y 31
bits significativos

Ancho de palabra

Los DSP de coma flotante utilizan un bus de datos de 32 bits. En los DSP de
coma fija, el tamao ms comn es de 16 bits. Sin embargo, las familias
DSP5600x y DSP563xx de Motorola utilizan un formato de 24 bits, mientras
que la familia ZR3800x de Zoran utiliza 20 bits. El tamao del bus de datos
tiene un gran impacto en el coste, ya que influye notablemente en el tamao
del chip y el nmero de patillas del encapsulado, as como en el tamao de la
memoria externa conectada al DSP. Por lo tanto, se intenta utilizar el
integrado con el menor tamao de palabra que la aplicacin pueda tolerar.

De la misma forma que ocurre con la eleccin entre coma fija y coma flotante,
existe un compromiso entre tamao de palabra y complejidad. Una aplicacin
que requiera 24 bits puede ser desarrollada por un DSP de 16 bits a costa de
un aumento de complejidad en el software. Por ejemplo, con un DSP de 16
bits se pueden realizar operaciones con aritmtica de doble precisin y 32 bits
combinando las instrucciones adecuadas. Naturalmente, la doble precisin
ser mucho ms lenta que la precisin simple. Si el grueso de la aplicacin
puede desarrollarse en precisin simple, puede tener sentido emplear la doble
precisin nicamente en aquellas partes del programa que lo necesiten. Pero
si la mayora de la aplicacin requiere ms precisin, entonces un DSP con un
tamao de palabra mayor sera la opcin adecuada.

La mayora de los DSP utilizan un ancho de la palabra de instruccin igual a la
de los datos, pero no todos lo hacen.

As por ejemplo, la familia ADSP-21xx de Analog Devices utiliza 16 bits para
los datos y 24 bits para las instrucciones mientras que la familia ZR3800x de
Zoran utiliza un formato de instruccin de 32 bits.

Velocidad

La medida clave para saber si un DSP es o no apropiado para una aplicacin
es su velocidad de ejecucin. Existen varias formas para medir la velocidad de
un procesador, aunque quizs el parmetro ms usual es el tiempo de ciclo de
instruccin: tiempo necesario para ejecutar la instruccin ms rpida del
procesador. Su inverso dividido por un milln da lugar a la velocidad del
procesador en millones de instrucciones por segundo o MIPS. En la actualidad
todos los DSP ejecutan una instruccin por ciclo de instruccin.

Un problema que se presenta cuando se compararan los tiempos de ejecucin
de instrucciones de varios procesadores es que la cantidad de trabajo
realizado por una instruccin vara significativamente de un procesador a otro.
Por ejemplo, algunos DSP disponen de desplazadores combinatorios (barrel
shifters) que permiten hacer desplazamientos de mltiples bits en los datos
con slo una instruccin, mientras que otros DSP requieren que el dato sea
desplazado con repetidas instrucciones de desplazamiento de un solo bit. De
forma similar, algunos DSP permiten el movimiento de datos en paralelo
(carga simultnea de datos mientras se ejecuta una instruccin) que no estn
relacionados con la instruccin que la ALU est ejecutando, pero otros DSP
slo soportan movimientos en paralelo que estn relacionados con los
operandos de la instruccin que est ejecutando la ALU.

El parmetro MIPS, al igual que MFLOPS, MOPS, MBPS y otros, se miden de
forma muy precisa aunque su valor no necesariamente dice mucho de lo que
un determinado DSP es capaz de hacer. Dichos valores sirven para ubicar
cada DSP en una categora amplia en cuanto a prestaciones pero uno se
debera preguntar si se trata de valores de pico o sostenidos. Adems,
tambin nos deberamos preguntar cmo se ven afectadas las prestaciones
del DSP cuando muchos de los datos se encuentran fuera del chip, en la
memoria externa.
Una solucin a estos problemas consiste en decidir una operacin bsica y
utilizarla como referencia al comparar distintos DSP. La operacin que suele
tomarse como referencia es la MAC. Desafortunadamente, los tiempos de
ejecucin de la MAC proporcionan, a veces, poca informacin para poder
diferenciar entre distintos DSP, ya que en la mayora de ellos esta instruccin
se ejecuta en un solo ciclo de instruccin, y como se ha mencionado
anteriormente, algunos DSP pueden hacer mucho ms que otros en una

simple instruccin MAC. Adems, los tiempos de ejecucin de la MAC no
suele reflejar las prestaciones de otro tipo importante de operaciones como los
bucles que estn presentes en todas las aplicaciones.

Un enfoque mucho ms general consiste en definir un conjunto algoritmos o
funciones, como un filtro FIR o IIR, e implementarlo en distintos DSP y de esta
forma ver cul de ellos proporciona unas mejores prestaciones. Sin embargo,
la implementacin de estos algoritmos para distintos DSP puede resultar una
tarea ardua. En este sentido, una buena referencia pueden ser los tests que
efecta la Berkeley Design Technology, Inc., pionera en utilizar distintas
porciones de algoritmos y funciones para medir las prestaciones de los
diferentes DSP.

AUTOEVALUACION

9. Mencione la diferencia entre un DSP y un microprocesador.
10. Una de las caractersticas fundamentales de los DSP es el tipo
de formato aritmtico utilizado por el procesador. Explquela
11. Explique cmo influye el tamao del bus de datos en el coste.
12. Menciones cmo puede medirse la velocidad en un DSP


LECCIN 4: ARQUITECTURA DE DSPs

ORGANIZACIN DE LA MEMORIA

La organizacin del subsistema de memoria de un DSP puede tener un gran
impacto en sus prestaciones. Como se ha mencionado anteriormente, la
instruccin MAC, as como otras, son fundamentales en muchos de los
algoritmos de procesado de seal. Una ejecucin rpida de la instruccin MAC
requiere que la lectura en memoria del cdigo de la instruccin y de sus dos
operandos se haga en un ciclo de instruccin.

Existe una variedad de formas de hacerlo, utilizando memorias multipuerto
para permitir mltiples accesos a memoria en un ciclo de instruccin, mediante
memorias de datos e instrucciones separadas (arquitectura Harvard), y
memorias caches de instrucciones para permitir el acceso a la memoria para
la obtencin de datos mientras que las instrucciones se obtienen de la cache
en lugar de la memoria. La Figura 8.10 muestra las diferencias entre la
arquitectura Harvard y la Von Neumann, esta ltima utilizada en la mayora de
procesadores de propsito general.

Otro punto importante a tener en cuenta es la cantidad de memoria que
soporta el DSP, interna y externamente. Atendiendo a las caractersticas de la
aplicacin, la mayora de los DSP de coma fija poseen memorias internas, en
el propio chip, de tamao pequeo medio, entre 256 y 32k palabras, y un bus
externo de direcciones pequeo. As por ejemplo, la mayora de los DSP de
coma fija de Analog Devices, Lucent Technologies, Motorola y Texas
Instruments tienen buses de direcciones de 16 bits o menos, lo que limita la
cantidad de memoria externa de acceso directo.

Por el contrario, la mayora de los DSP de coma flotante proporcionan poca o
ninguna memoria interna, pero se caracterizan por tener buses de direcciones
externos de gran tamao, para soportar una gran cantidad de memoria
externa. Por ejemplo, el ADSP-21020 de Analog Devices no tiene memoria
interna pero posee un bus externo de direcciones de 24 bits. De forma similar,
el TMS320C30 de Texas Instruments posee 6k palabras de memoria interna y
dos buses externos de direcciones, uno de 24 bits y el otro de 13 bits.
Adems, estos DSP poseen memorias cache para permitir un uso ms
eficiente de memorias externas lentas.


Figura 8.10. (Arriba) Arquitectura Von Neumann. (Abajo) Arquitectura Harvard

SEGMENTACIN (PIPELINING)

Pipelining es una tcnica para incrementar las prestaciones de un
procesador, que consiste en dividir una secuencia de operaciones en otras de
ms sencillas y ejecutar en lo posible cada una de ellas en paralelo. En
consecuencia se reduce el tiempo total requerido para completar un conjunto
de operaciones. Casi todos los DSP del mercado incorporan el uso de la
segmentacin en mayor o menor medida.

Para ilustrar de qu forma la tcnica de la segmentacin mejora las
prestaciones de un procesador, considrese un hipottico procesador que
utiliza unidades de ejecucin separadas para la ejecucin de una nica
instruccin:

*Obtencin de la instruccin de la memoria
*Descodificar la instruccin
*Leer o escribir un operando de la memoria
*Ejecutar la parte de la instruccin relacionada con la ALU o MAC.

La Figura 8.11 muestra la temporizacin de varias instrucciones ejecutadas de
forma secuencial. Si se supone que cada etapa o unidad de ejecucin tarda 20
ns en ejecutar su parte de la instruccin, entonces el procesador ejecuta una
instruccin cada 80 ns. Sin embargo, tambin se observa que el hardware
asociado a cada etapa de ejecucin est inactivo el 75% del tiempo. Esto
ocurre porque el procesador no empieza a ejecutar una nueva instruccin
hasta que finaliza la ejecucin de la instruccin en curso.


Figura 8.11. Ejecucin de instrucciones sin pipeline

Un procesador que implementara la tcnica de pipelining obtendra una
nueva instruccin inmediatamente despus de haber obtenido la anterior. De
forma similar, cada instruccin sera descodificada despus de haber
terminado la descodificacin de la instruccin anterior. Con esta filosofa, las
instrucciones se ejecutan de forma solapada, tal y como se ilustra en la Figura
8.12. Las unidades de ejecucin trabajan en paralelo, mientras una obtiene el
cdigo de una instruccin otra est descodificando la anterior y as
sucesivamente. En consecuencia, una vez que la pipeline est llena, cada 20
ns se ejecuta una instruccin, lo cual representa un factor de mejora de
prestaciones de cuatro respecto a un procesador que no incorpore dicha
tcnica.

Aunque la mayora de los DSP utilizan la tcnica de segmentacin, su
profundidad o nmero de etapas vara de un procesador a otro. En general,
cuanto mayor sea el nmero de etapas menor tiempo tardar el procesador en
ejecutar una instruccin.

Figura 8.12. Procesador que utiliza la tcnica del pipeline

En el ejemplo anterior se ha supuesto un procesador con una eficiencia en el
uso de la pipeline del 100%. En realidad, esto no siempre ocurre as. La
eficiencia se ve disminuida por varias causas, entre las cuales se encuentra el
hecho de que un procesador necesite dos ciclos para escribir en memoria, se

obtenga el cdigo de una instruccin de salto de programa o bien la peticin
de una interrupcin.

La Figura 8.13 muestra qu es lo que pasa cuando una instruccin de salto
llega a la pipeline. En el momento en que el procesador detecta la llegada de
una instruccin de salto en la descodificacin del segundo ciclo de reloj, la
pipeline se vaca y detiene la obtencin de nuevas instrucciones. Esto
provoca que la instruccin de salto se ejecute en cuatro ciclos.
Posteriormente, el procesador comienza la obtencin de las instrucciones (N1-
N4) a partir de la direccin de salto y del quinto ciclo de reloj. A causa de este
tipo de situaciones, casi todos los DSP incorporan algn tipo de mejora en el
uso de la segmentacin con el propsito de reducir su posible ineficiencia
temporal.

Figura 8.13. Efecto en la pipeline ante la llegada de una instruccin de salto

CONSUMO

El uso cada vez ms extendido de los DSP en aplicaciones porttiles como la
telefona celular hace que el consumo sea un factor a tener muy en cuenta en
el momento de decidirse por un DSP u otro. Conscientes de esta necesidad,
los fabricantes de DSP ya fabrican DSP para tensiones bajas de trabajo (3,3 V
-3 V) que incorporan prestaciones para la gestin de energa, como pueden
ser los modos sleep o idle que inhiben el reloj del DSP a todas o slo
algunas partes del mismo, divisores programables del reloj para permitir la
realizacin de determinadas tareas a velocidad inferior o en control directo de
perifricos, lo que permite la desactivacin de algunos de ellos si no se prev
su aplicacin.

COSTE

Generalmente el coste del DSP es el principal parmetro en todos aquellos
productos que se van a fabricar en grandes volmenes. En tales aplicaciones,
el diseador intenta utilizar el DSP con coste inferior y que satisfaga las
necesidades de la aplicacin aun cuando ese dispositivo pueda ser
considerado poco flexible y ms difcil de programar que otros DSP ms caros.

De entre las familias de DSP, el ms barato ser aquel que tenga menos
caractersticas funcionales, menos memoria interna y probablemente menos
prestaciones que otro ms caro. Sin embargo, una diferencia clave en el
precio est en el encapsulado. Los encapsulados PQFP y TQFP son
usualmente bastante ms baratos que los PGA.

ARQUITECTURAS DE ALTAS PRESTACIONES

Hablar de DSP obliga a hacer referencia a las nuevas arquitecturas VLIW
(Very Long Instruc- tion Word) que estn siendo adoptadas por los DSP de
muy altas prestaciones. Las Tecnologas de la Informacin y las
Comunicaciones (TIC) demandan cada vez ms recursos para poder procesar
grandes volmenes de datos. Hasta ahora, los avances en la capacidad de
cmputo de los procesadores se ha basado en el aumento de la velocidad del
reloj y en innovaciones en la planificacin, por parte del hardware, de la
ejecucin de instrucciones. Este modelo actual presupone que cada nueva
generacin de procesadores es capaz de ejecutar ms instrucciones y ser
difcil que las arquitecturas tradicionales continen doblando prestaciones
cada 12-18 meses sin que se emigre a una nueva tecnologa.

El nmero de instrucciones por ciclo aumenta y tambin lo hace el nmero de
interdependencias entre instrucciones a comprobar para determinar qu
instrucciones pueden ejecutarse de forma simultnea. La lgica compleja
requerida para la correcta planificacin de instrucciones ocupa una gran parte
del silicio del procesador y empieza a no tener sentido dedicar una gran parte
de los recursos del procesador a la planificacin de instrucciones.
En su lugar, parece tener ms sentido utilizar ese silicio para poder ejecutar
ms instrucciones por ciclo, incorporando ms unidades funcionales y
aumentar as el paralelismo de ejecucin, mientras que la planificacin de
instrucciones se realiza por el compilador. ste es el principio en que se basa
la arquitectura VLIW. Esta reduccin de complejidad, hardware ms sencillo y
menor nmero de transistores, permite incrementar la velocidad del reloj y al
mismo tiempo reducir el consumo.

El concepto de arquitectura VLIW no es nuevo ya que desde 1975 han ido
apareciendo procesadores VLIW pero siempre ms a un nivel de prototipo que
a nivel comercial. Sin embargo, no ha sido hasta hace relativamente poco,
aproximadamente en 1997, que los esfuerzos en la mejora del compilador, en
aspectos de paralelismo ha hecho que estos procesadores sean realmente
eficientes. Tradicionalmente, las ventajas asociadas con la arquitectura VLIW
eran difciles de conseguir y su futuro era cuestionable. La falta de
compiladores eficientes a menudo significaba que el programador tuviera que
pasar muchas horas tratando de optimizar, la mayora de las veces sin xito,
su extenso cdigo para mejorar las prestaciones de la aplicacin.

Las arquitecturas VLIW estn estrechamente relacionadas con los

procesadores superescalares. Ambos tratan de aumentar la velocidad
computacional mediante paralelismo a nivel de instrucciones en el que se
utilizan mltiples copias de algunas etapas de la pipeline o unidades de
ejecucin trabajando en paralelo. Las dos diferencias principales recaen en
cmo se formulan las instrucciones y en cmo se realiza su planificacin o
secuenciamiento.

En una arquitectura VLIW, las instrucciones poseen un formato grande de
palabra compues to por mltiples instrucciones independientes que incluye un
campo de control para cada una de las unidades de ejecucin. El tamao de la
instruccin depende de dos factores: el nmero de unidades de ejecucin
disponibles y la longitud de cdigo requerida para cada una de ellas. Una
consecuencia de ello es que los buses internos de datos y de instrucciones
son de mayor tamao.
Por otro lado, a diferencia de los procesadores superescalares en los que la
planificacin de las instrucciones para buscar el mximo paralelismo la realiza
el propio procesador, en las arquitecturas VLIW esta tarea la realiza el
compilador. Esta planificacin es conocida como esttica (static scheduling).
Una ventaja inmediata de este tipo de planificacin es que permite dedicar
ms tiempo a encontrar la mejor optimizacin, aunque esto hace que el
compilador sea ms complejo ya que sobre l recae la responsabilidad de
agrupar de la mejor forma posible las instrucciones.

Figura 8.14. Ncleo de los TMS320C62xx de Texas Instruments

La Figura 8.14 muestra el ncleo de los TMS320C62xx de Texas
Instruments. En particular, el TMS320C6202 trabaja a 250 MHz y es capaz de
ejecutar 2000 MIPS y 500 MMACS. El mismo fabricante ya est anunciando la

salida al mercado de dos nuevas familias, la TMS320C64x de altas
prestaciones y la TMS320C55x de bajo consumo, tambin basadas en una
arquitectura VLIW.

El TMS320C64x tendr una frecuencia mxima de trabajo de hasta 1,1 GHz
que permitir obtener prestaciones de 8800 MIPS y 4400 MMACS. Sus
prestaciones son 10 veces superiores a las que presenta el actual lder, el
TMS320C62xx.

Esta mejora en prestaciones se ha conseguido haciendo que las unidades
funcionales sean ms flexibles, lo que permite ejecutar un mayor nmero de
instrucciones, aadiendo instrucciones especiales para aplicaciones de
comunicaciones digitales y vdeo que permitan una reduccin del cdigo y un
incremento de la eficiencia del compilador, e incrementando el nivel de
paralelismo. Por todo ello, puede realizar simultneamente 2 operaciones de
16 bits o bien 4 de 8 bits.

Adems, el TMS320C64x cuenta con un mayor nmero de registros, 64 en
total, y un camino de datos interno, datapath, de 64 bits, que dobla en ambos
casos las cifras del TMS320C62xx.
Para que el lector pueda hacerse una idea de lo que representan estos
valores, alrededor de 1997 los valores para las frecuencias de trabajo y los
MIPS eran de 10 MHz a 100 MHz y de 10 a 80, respectivamente.
Por su parte, el TMS320C55x se presenta como el DSP con menor consumo
en el mercado, tan solo 0,05 mW/MIPS a 0,9 V y con unas prestaciones que
van de los 140 a 800 MIPS.

AUTOEVALUACION
1. Comente la diferencia en cuanto a memoria entre un DSP de
coma fija y uno de coma flotante.
2. Pipelining es una tcnica para incrementar las prestaciones
de un procesador. Explquela
3. Qu factores se tienen en cuenta para establecer el coste de
un DSP?


LECCIN 5: TIPOS DE DSP, CRITERIOS DE SELECCION Y APLICACIONES

TIPOS DE DSPs
SEGN EL TIPO DE ARITMETICA UTILIZADA
Figura 8.15 Tipos de DSP segn la aritmtica utilizada

NormaImente Ia cIasificacin de Ios DSPs se reaIiza en base aI tipo de
aritmtica que utiIizan para reaIizar Ios cIcuIos matemticos dividindose en
DSPs coma fija y DSPs de coma fIotante. Dentro de cada grupo se cIasifican,
adems, segn Ia anchura de su paIabra de datos.

La CPU de Ios procesadores de coma fija requiere un hardware ms simpIe
que Ia de Ios procesadores de coma fIotante. Esto se traduce en una
reduccin deI coste unitario deI DSP hacindoIos idneos para apIicaciones
de gran consumo que no requieran unas prestaciones eIevadas. Esta
simpIicidad de Ia CPU tambin reduce eI consumo deI dispositivo y su
tamao, un aspecto sumamente interesante para apIicaciones porttiIes
como por ejempIo teIfonos mviIes. La utiIizacin de una CPU poco
sofisticada permite Iiberar rea deI chip para incIuir bancos de internos de
memoria RAM de mayor tamao o incIuso bancos de memoria EPROM o
FLASH, donde grabar eI cdigo de Ia apIicacin. Adems, sueIen disponer de
un conjunto de perifricos ms variado. De hecho Ios procesadores
destinados a apIicaciones especificas como por ejempIo controI de
motores, sistemas de tratamiento de voz, etc, son procesadores de coma
fija.

La anchura de Ia paIabra de datos puede ser segn Ios casos de 16, 24 o 32
bits. Esto tiene una importante repercusin en eI coste, porque infIuye
poderosamente en eI tamao deI circuito integrado y en eI nmero de

terminaIes deI dispositivo, as como eI tamao de Ios dispositivos de memoria
externa conectados aI mismo. Por Io tanto, Ios diseadores intentan utiIizar eI

chip con eI menor ancho de paIabra que su apIicacin puede toIerar.

Los DSPs de coma fIotante son dispositivos de gama aIta, cuya CPU dispone
de hardware especfico para operar con datos de coma fIotante. La anchura de
Ia paIabra de datos sueIe ser de 32 bits si bien eI uso de bits de guarda Ies
permite operar en eI interior de Ia CPU con datos de 40 bits. Esto no es bice
para que puedan operar tambin con datos en coma fija. EI rea ocupada Ia
CPU de este tipo de DSPs es mayor que en eI caso de Ios de coma fija. Por
este motivo, Ia variedad de Ios perifricos que integran es menor, tratandose
en Ia mayora de Ios casos de perifricos (puertos serie y paraIeIo, DMA)
utiIizados en Ia comunicacin con eIementos externos (conversores A/D y
D/A). Dentro de este grupo de DSPs, Ios ms sofisticados disponen de
puertos de comunicacin que permiten faciIitan eI montaje de redes de DSPs
para procesamiento en paraIeIo.

Cada tipo de procesador es ideaI para un rango especfico de apIicaciones.
Los procesadores de 16 bits de coma fija son adecuados para sistemas de
voz, como teIfonos, ya que stos trabajan con eI rango reIativamente
estrecho de Ias frecuencias deI sonido. Las apIicaciones estreo de aIta
fideIidad tienen un rango de frecuencias ms ampIio, de forma generaI, Ios
requerimientos mnimos para este tipo de apIicaciones seran un ADC de 16
bits y un procesador de 24 bits de coma fija, de esta forma se proporciona un
rango suficientemente ampIio para obtener Ia seaI de aIta fideIidad y para
poder manipuIar Ios vaIores que se obtienen aI procesar Ia seaI. EI
procesamiento de imgenes, grficos en 3D y simuIaciones cientficas tiene
un rango dinmico mucho ms ampIio, por Io que precisa procesadores DSP
de 32 bits con aritmtica de coma fIotante.

SEGN EL PARALELISMO DEL DISPOSITIVO

Figura 8.16 Tipos de DSP segn el paralelismo del dispositivo

Otra cIasificacin de Ios DSPs se puede reaIizar atendiendo aI paraIeIismo de
stos entendiendo como taI Ia posibiIidad de ejecutar mItipIes instrucciones
de forma concurrente, entre Ios que no se incIuyen Ios DSPs bsicos vistos
hasta ahora. Este paraIeIismo puede ser expIcito o impIcito. En un DSP
con paraIeIismo expIcito se integran varias CPUs en un mismo encapsuIado
que se comunican por medio de una memoria compartida interna. Esta opcin
se ha convertido en una va muerta, ya que es responsabiIidad deI
programador eI reparto deI cdigo a ejecutar por parte de cada uno de Ias
CPUs, y Ia programacin de Ias rutinas de comunicacin, siendo esta tarea
muy tediosa.

Un DSP con paraIeIismo impIcito dispone de nica CPU con mItipIes
unidades funcionaIes (por ejempIo, varias ALUs, muItipIicadores y conjuntos
de registros) de forma que se pueden ejecutar en paraIeIo varias instrucciones
cada una de eIIas sobre una unidad funcionaI. Para eIIo disponen de un
tamao de Ia paIabra de instruccin de gran tamao (Very Long Instruction
Word, p.e. 256 bits), en Ia que se empaquetan varias instrucciones
individuaIes. La pIanificacin de qu instrucciones se van a ejecutar en
paraIeIo en cada momento Ia reaIiza eI propio compiIador siendo un proceso
transparente por tanto para eI programador. Este tipo de procesadores es
sin duda Ia vanguardia de Ia tecnoIoga de Ios DSPs.

CRITERIOS DE SELECCIN DE DSPs

Figura 8.17 Criterios de seleccin de DSPs
Los factores que se han de considerar a Ia hora de seIecciona un DSP para
una apIicacin determinada son:
El ti po de ari tmti ca uti l i zada y el ancho de pal abra de datos. EI uso de
DSPs de coma fIotante simpIifica Ia programacin de aIgoritmos, pero son

dispositivos ms caros y de mayor consumo. EI tamao de paIabra de datos
infIuye en eI nmero de chips de Ios bancos de memoria externa y por tanto en
eI coste y consumo deI sistema.
Vel oci dad. Se puede indicar de dos formas. Una de eIIas es como vaIores de
pico expresandose en miIIones de instrucciones por segundo para eI caso de
Ios DSPs de coma fija y en miIIones de operaciones en coma fIotante para eI
caso de Ios DSPs de coma fIotante. Otra forma de indicar Ia veIocidad es
mediante bancos de pruebas. stos son aIgoritmos tpicos de tratamiento
digitaI de seaI que se ejecutan sobre distintos. Midiendose Ios tiempos de
ejecucin en cada dispositivo se puede estabIecer una comparativa de sus
veIocidades.
Memori a i nterna. Es deseabIe que Ios DSPs dispongan de Ia mayor
cantidad de memoria interna, ya que Ios accesos sobre sta se reaIizan a
mayor veIocidad. La disponibiIidad de memoria FLASH interna permite reducir
Ia compIejidad deI sistema.
Soporte mul ti procesador. Interesante para aqueIIas apIicaciones que debido
a su eIevada carga computacionaI hace necesario su impIementacin en
sistemas muItiprocesador.
Consumo. Este es un factor determinante en apIicaciones porttiIes, como
por ejempIo teIfonos mviIes.
Coste. En apIicaciones de gran consumo este aspecto puede primar sobre
otros que inciden ms directamente sobre Ias prestaciones deI DSP.
Rango di nmi co. Es una figura de mrito que reIaciona eI tipo aritmtica
utiIizada y eI ancho de Ia paIabra de datos.

RANGO DINMICO

Figura 8.18. Rango dinmico en DSPs

EI rango dinmico es un concepto propio de Ios procesadores. Se define
como Ia reIacin existente entre eI mximo y mnimo vaIor (distinto de cero)

representabIes. En un formato de coma fIotante ste viene determinado por eI
nmero de niveIes deI exponente. Si expresamos esta reIacin en dB:

RD [dB] = 6 NiveIes deI exponente

As para eI caso tpico de un exponente de 8 bits eI rango dinmico es de
1530. En un formato en coma fija este depende deI tamao de paIabra de
datos segn Ia reIacin:

RD [dB] = 6 Tamao de paIabra.

EI rango dinmico deI procesador debe ser superior aI de Ia apIicacin. Este
ltimo viene determinado por Ios conversores A/D y D/A utiIizados. De esta
forma se garantiza que Ios errores introducidos durante eI procesamiento
(debidos a truncamientos, redondeos, etc) quedan por debajo deI error que
introducen Ios propios conversores.

FAMILIAS DE DSPs MS REPRESENTATIVAS

Figura 8.19 Familias de DSPs

Los principaIes fabricantes de DSPs son, por este orden, Texas
Instruments, Lucent, MotoroIa y AnaIog Devices.
En la Figura 8.19 enumeran Ias famiIias de DSPs ms representativas.


Cada fabricante sueIe disponer de famiIias de DSPs de coma fija y famiIias
de coma fIotante. AIgunos tambin disponen de DSPs de emisin mItipIe
de instrucciones.

AREAS DE APLICACION

Figura 8.20 Areas de aplicacin de DSPs
Las ventajas de Ios DSPs han hecho que cada vez sean mayores Ias reas
de apIicacin. Entre stas cabe destacar:

Comunicaciones. Se utiIiza en equipos de teIefona mviI, modems,
redes de rea IocaI, etc.

EIectrnica de consumo. Se utiIizan en cmaras digitaIes para
tratamiento de imgenes; en equipos de audio y video para simuIar efectos
sonoros de recintos, tcnicas soround; en radiodifusin digitaI tanto de audio
como de teIevisin para impIementar Ios aIgoritmos de compresin y
descompresin.

IndustriaI. Cada vez es mayor Ia utiIizacin de tcnicas digitaIes en
sistemas de controI de motores eIctricos y equipos de potencia que permiten
obtener: menores costes, mejores prestaciones y un menor consumo de
energa.

MiIitar/aeroespaciaI. Se usan estas tcnicas para tratamiento de
seaIes de radar, sonar, guiado de misiIes, etc.

Instrumentacin. Como ejempIo de apIicaciones de este tipo se
encuentran Ios sistemas de posicionamiento (GPS), en Ios cuaIes se reaIiza
una correIacin entre Ia seaI recibida con un cdigo para obtener Ios datos


de teIemetra. Dentro de Ia instrumentacin biomdica se utiIiza en
resonancia magntica nucIear y ecografa, para reaIizar eI tratamiento de Ias
imgenes obtenidas.

EJEMPLO DE APLICACIN

Figura 8.21. Ejemplo de aplicacin de DSPs

Como ejempIo de apIicacin de Ios DSPs se muestra Ia impIementacin de
un sistema de controI de Ia veIocidad de giro de un motor. Puesto que Ios
aIgoritmos utiIizados pueden aIcanzar gran compIejidad se requiere una
eIevada potencia de cIcuIo. Adems eI DSP integra todos Ios dispositivos
necesarios para impIementar eI sistema.

Las seaIes de controI deI motor se obtienen mediante un generador de seaI
PWM. Estas seaIes atacan a una etapa de potencia. EI Iazo de controI se
puede cerrar de varias formas. Una de eIIas sera Ia obtencin de Ia posicin
deI eje mediante un tacmetro digitaI recibe Ias seaIes en cuadratura
provenientes de un encoder soIidario aI eje deI motor. Otra forma de cerrar eI
Iazo sera a partir de Ias corrientes que fIuyen por eI devanado deI motor,
obteniendo eI vaIor de stas mediante un conversor A/D.

La consigna de veIocidad de giro deI motor se puede fijar desde un ordenador
personaI, comunicandose con eI DSP a travs de un puerto serie. Otro mtodo
podra ser mediante un tecIado que se conecta a Ios puertos de
entrada/saIida deI DSP.


AUTOEVALUACION

1. Comente la diferencia entre un DSP de coma fija y uno de coma
flotante.
2. Otra cIasificacin de Ios DSPs se puede reaIizar atendiendo aI
paraIeIismo. Explquelo
3. Qu criterios de seleccin se tiene en cuenta en un DSP?
4. Describa el criterio de rango dinmico en DSPs

CAPTULO 9: OTRAS APLICACIONES

LECCIN 1: CASO PRCTICO BASADO EN FPGAS Y SISTEMAS DE
TELEFONA MVIL

INTRODUCCIN

Se ha considerado el desarrollo de un caso prctico de estudio que se
presenta dentro del rea de Diseo de Sistemas Electrnicos, en la cual se
imparten conocimientos del lenguaje de descripcin de hardware VHDL . A fin
de ofrecer una visin del diseo interrelacionada con los conceptos
de otras reas de control y de sistemas de comunicaciones, se presenta un
caso prctico que permite aportar una solucin al problema del control
a distancia, creando un sistema autnomo y compacto con funciones de
telemando, telemetra y televigilancia. Los elementos esenciales de este
sistema son una FPGA, donde se ha programado la lgica reconfigurable
encargada de las funciones de control e interfaz de comunicaciones y
un mdem GSM a travs del cual el controlador est permanentemente
conectado a la red, evitando la necesidad de cables de transmisin de
datos y permitiendo as una telemetra y actuacin a larga distancia.
En primer lugar se detalla lo que sern los diferentes elementos que
constituyen el subsistema deseado, con un enfoque modular, lo que permitir
la divisin del trabajo en paquetes que podrn ser desarrollados por diferentes
equipos. Los principales datos para la implementacin del sistema propuesto
se aportan luego. A continuacin se aplicar el sistema desarrollado a su
evaluacin sobre un problema especfico. En este caso se ha optado por el
sistema de control de temperatura.

DESCRIPCIN DEL SISTEMA PROPUESTO

Para conseguir la operacin a distancia son necesarios los siguientes
elementos:
- R
ed de comunicaciones operativa
- D
ispositivo de comunicaciones para el acceso a dicha red
- I
nterfaz para la comunicacin entre el dispositivo de comunicaciones y el
controlador del proceso.
Para la red de comunicaciones se seleccion una del tipo de las ya existentes
en el mercado. Debido al gran auge que presentan en la actualidad las
comunicaciones mviles se ha optado por la red GSM, debido

fundamentalmente a que sta dispone de muchos servicios, entre los cuales
se encuentran el realizar llamadas de voz, la transmisin de texto a travs del
Servicio de Mensajes Cortos (SMS, Short Message Service) y la identificacin
de llamada, entre otros.

Una vez escogida la red a utilizar, el siguiente paso es seleccionar el tipo de
dispositivo con el cual se acceder a la red, es decir, el terminal mvil. Para
poder hacer uso de las funciones a distancia nicamente es necesario tener
acceso al Servicio de Mensajes Cortos (SMS), lo cual es una
caracterstica comn a todos los telfonos y operadoras mviles GSM
de Europa. Actualmente existen en el mercado dos tipos de elementos
transmisor/receptor:
- Telfono mvil GSM
- Mdem GSM
Obviamente la opcin del mdem es preferible frente a las de telfono mvil,
principalmente por los siguientes motivos:
- El telfono mvil es un aparato destinado al usuario, mientras que el
mdem presenta ciertas funciones que lo hacen ms apto para aplicaciones
industriales.
- El control del telfono mvil se realiza mediante teclado, mientras el mdem
es controlable a travs de cable o infrarrojos, lo cual lo hace ms
compatible con los sistemas electrnicos e informticos.

Tras un estudio comparativo de estos modelos se ha optado concretamente
por el Mdem Siemens MC35T, ya que cumple los requisitos mnimos a la
vez de tener un precio moderado. Adems incluye otras caractersticas
no exigidas pero que pueden ser favorables, como por ejemplo:
- Sistema autobaudio para la comunicacin serie.
- Antena magntica externa independiente, con 3 metros de cable.
- Entradas y salidas analgicas para micrfono y altavoz.
- Alta compacidad.

Conocido el dispositivo y su sistema de comunicacin y control, se dise
una interfaz de comunicaciones para poder conectar a distancia con el
controlador. Dadas las funciones a distancia que debe desempear el sistema
completo, la interfaz de comunicaciones deba ser bidireccional. Esto es:
- Permite solicitar datos al controlador y que ste lea en su memoria y los
transmita.
- Permite enviar datos al controlador y que ste los almacene en su memoria
interna.
- Y en caso de que se activen las alarmas, el controlador, de forma automtica,
ha de poder transmitir los datos, segn haya sido programado.
El planteamiento general de la plataforma propuesta puede verse en la Figura
9.1. Se encuentra constituida por el proceso que se desea controlar (proceso
bajo control), el sistema digital a desarrollar objeto de este caso prctico
(FPGA), constituido a su vez internamente por dos subsistemas, uno

dedicado a implementar el interfaz de comunicaciones con el terminal
mvil (mdem GSM) que le permitir conectarse a la red GSM y el
subsistema encargado de implementar el controlador que actuar
sobre el proceso anteriormente comentado. De esta forma ser posible que el
sistema pueda enviar alertas al mvil de un usuario, o bien recibir nuevos
parmetros de control a travs de este medio.

Existen diferentes soluciones de implementacin que quedan al libre
albedro del usuario. En este texto se presenta una opcin posible en la
que se ha utilizado un dispositivo FPGA en el que el sistema se ha
desglosado en el siguiente conjunto de mdulos: un mdulo (UART) que ser
encargado de establecer una comunicacin serie entre la FPGA y el
MC35T mediante comandos AT. Dos submdulos, denominados Codificador
de Comandos y Decodificador de Comandos sern los encargados de la
interpretacin y generacin de rdenes transmitidas y recibidas a travs
del MC35T. Finalmente, habr un ncleo dedicado a la implementacin del
controlador que se comunicar con el exterior y que realizar el control del
sistema seleccionado, un sistema de control de temperatura en este caso.

Figura 9.1. Estructura general de la plataforma propuesta

IMPLEMENTACIN HARDWARE DEL SISTEMA

Una vez seleccionado el tipo de terminal mvil y conocido su sistema de
control, la prxima tarea es el diseo del hardware necesario para la
implementacin del mdulo controlador de proceso y la interfaz de
comunicaciones para conectar con dicho mdem. Se trata de implementar el
sistema al completo, que dicho sistema sea autnomo y a ser posible, adoptar
una solucin compacta basada en un nico chip. Por tanto se descarta la idea
de la conexin del mdem a un ordenador. A cambio, se ha optado por
el uso de un dispositivo lgico programable (PLD, Programmabl e Logi c
Devi ce).

Debido a la complejidad que este problema plantea, automticamente
quedan descartados los PLDs sencillos (como PAL, GAL, etc...) siendo lo
ms conveniente la implementacin sobre una FPGA, ya que es el nico con
la escala de integracin suficiente como para programar todas las funciones
a realizar, adems de ser el ms flexible ya que puede ser reconfigurada y
verificada en muy poco tiempo.

Debido a la gran flexibilidad de las FPGAs no es necesario establecer muchos
requisitos mnimos para poder llevar a cabo este diseo. Bsicamente se
podra decir que lo nico imprescindible es que tenga la memoria suficiente
como para almacenar la totalidad del hardware que se va a implementar. Sin
embargo, en este momento no se dispone de informacin acerca del tamao
que ocupar el sistema porque ste an no ha sido diseado con detalle. Por
tanto la opcin ms correcta sera desarrollarlo y una vez conseguido
ese punto, conociendo ya el tamao que supone, seleccionar la FPGA
donde ser volcado. No obstante se ha elegido una FPGA para poder
empezar a implementar el diseo, confiando en que sta ser lo
suficientemente grande. En caso de llegar a su lmite de capacidad debera
ser sustituida por otra mayor.

Se ha optado por la familia Spartan II. Y ms concretamente por
la FPGA XC-2S200-PQ-208. El fabricante Xilinx ofrece esta FPGA montada
sobre una placa de pruebas, se trata de la placa Digilab 2, que, adems de
incorporar las conexiones de alimentacin, programacin y oscilador,
dispone de, entre otras, una conexin con adaptacin de seal RS232
DB9, y mltiples conectores unidos directamente a los pines de entrada/salida
de la FPGA. stas son caractersticas que, sin duda, sern tiles, a la
hora de conectar la FPGA con los dispositivos externos (como por
ejemplo con el mdem GSM).

Parece, en un principio, que la conexin entre ambos dispositivos se puede
realizar directamente a travs de un cable serie estndar con
conectores DB9. Sin embargo se presenta el problema de que ambos
dispositivos han sido diseados para trabajar como DCEs, es decir como
receptores. Debido a ello ambos poseen un conector DB9 hembra.
Por este motivo no pueden ser conectados directamente a travs de un
cable serie estndar, ya que ste consta de un conector macho en un
extremo y un conector hembra en el otro.

Una comunicacin serie asncrona bidireccional se puede simplificar a tres
lneas de conexin: GND, TXD y RXD. Dichas lneas se corresponden con
los pines 5, 3 y 2 respectivamente del conector DB9. Por lo tanto, en esta
fase del diseo es necesario realizar un cable serie con conectores DB9
macho en ambos extremos, teniendo en cuenta que se est
estableciendo una conexin entre dos DCEs y por tanto es necesario
cruzar los terminales TX y RX.

En conclusin, la Figura 9.2 muestra cmo queda la conexin de los
elementos seleccionados.

Figura 9.2. Aspecto final de la plataforma hardware

Sobre la FPGA seleccionada se ha implementado la arquitectura de control
esquematizada de forma general en la Figura 9.3. Para ello se ha hecho uso
de herramientas informticas de diseo, simulacin y sntesis destinadas a la
configuracin de dispositivos lgicos programables y como mtodo de
programacin hardware, el lenguaje VHDL (Very High Speed Integrated
Circuit Hardware Description Language).

Figura 9.3. Estructura general de la arquitectura hardware diseada.

Ncleo hardware del subsistema interfaz de comunicaciones

Este subsistema es el encargado de establecer la comunicacin entre el
mdem GSM externo y el sistema de control disponible. Existen dos formas
de manejo de datos en los sistemas digitales:
- datos en serie.
- datos en paralelo.
Normalmente resulta ms sencillo el procesamiento de datos en paralelo,
si bien suele ser ms apropiado los datos en serie para las funciones de
transmisin y recepcin entre dispositivos situados a una cierta distancia.
Concretamente, la comunicacin con el mdem GSM se realiza a travs del

protocolo RS-232, que es un sistema de comunicacin serie. El manejo de
datos dentro de la FPGA se va a realizar en modo paralelo.

La Figura 9.4 detalla los diferentes submdulos que constituyen este
elemento.

Figura 9.4. Estructura hardware detallada en los submdulos VHDL
constituyentes

AUTOEVALUACION

1. Comente con sus palabras la importancia del FPGA en la implementacin del
sistema de telefona mvil.
2. Realice un bosquejo de la estructura general de la arquitectura hardware
diseada.


LECCIN 2: DESCRIPCION DE SUBMODULOS: UART, CODIFICADOR DE
COMANDOS

SUBMDULO UART

En primer lugar, es necesario el diseo de un convertidor serie-
paralelo/paralelo-serie, para poder establecer la comunicacin con el mdem.
Esta es la finalidad del mdulo UART (Universal Asncronous Receiver
Transmiter). Este mdulo, transmite por la lnea de transmisin serie (Tx)
los datos en paralelo recibidos en su puerto Din y a la inversa, recibe datos
por la lnea de recepcin serie (Rx) y los agrupa en paralelo envindolos por
el puerto de salida Dout. Este mdulo engloba los submdulos divisor,
divisor2, emisor y receptor.

La UART es un elemento de comunicacin bidireccional. Por tanto sern
necesarios un mdulo encargado de recibir (receptor) y otro encargado de
enviar (emisor). Para la comunicacin serie asncrona es preciso definir unos
determinados parmetros, entre ellos la velocidad de transmisin
(baudios, bps). Esta velocidad, an escogiendo la ms alta posible, segn los
estndares de transmisin (115200 bps) es mucho menor que la velocidad del
sistema (50 MHz). Por tanto se ha de definir un circuito de adaptacin
de velocidad. Esta es la misin de los mdulos divisores y divisor2. Ambos
mdulos generan pulsos de reloj que marcarn la base de tiempos para la
comunicacin.

SUBMDULO CODIFICADOR DE COMANDOS

La comunicacin con el mdem GSM se realiza por medio de comandos AT.
Los comandos AT son el sistema utilizado para comunicar con mdems y
otros dispositivos de comunicaciones. La mayora de las aplicaciones de
comunicaciones tienen una interfaz amigable que oculta estos comandos,
no obstante siguen siendo necesarios para establecer la comunicacin.

La estandarizacin de este lenguaje ha sido llevada a cabo por el Comit
Tcnico (TC, Technical Committee) del llamado Special Mobile Group
(SMG) perteneciente al Instituto Europeo de Estandarizacion de las
Telecomunicaciones (ETSI, European Telecommunications Standards
Institute).
Esta estandarizacin se recoge en la Global System Mobile (GSM) Technical
Specification (GTS), ms concretamente en el documento Digital cellular
telecommunications system (Phase 2+); AT command set for GSM
Mobile Equipment (ME) (GSM 07.07).

Este Estndar Europeo de Telecomunicaciones (ETS, European
Telecomunications Standard) especifica un perfil de comandos AT y
recomienda su uso para controlar las funciones de los Equipos Mviles (ME) y
los servicios de la red GSM desde un Equipo Terminal (TE) a travs de un
Terminal Adaptor (TA). La interfase entre el TE y el TA se ha pensado para
funcionar a travs de un cable serie existente (la opcin seleccionada en
este trabajo), conexin infrarroja, o cualquier otro tipo de enlace de
comportamiento similar. Para una correcta operacin, muchos de los
comandos definidos requieren 8 bits de datos, por lo tanto se recomienda que
el enlace TE-TA se establezca en modo 8 bits. La interfaz entre el TA y el TE
depende de la interfaz del ME.

Todos los comandos estn perfectamente definidos en cuanto a sintaxis
y funcionalidad. Este sistema constituye un lenguaje estandarizado del cual
los mdems hacen uso. No obstante la lista de comandos soportados vara
en funcin del tipo de dispositivo o fabricante.

Estos comandos consisten en cadenas de caracteres finalizadas por
el carcter de RETURN. Para poder trabajar con estos comandos de forma
sencilla se ha aadido el mdulo Codificador de Comandos y Decodificador
de Comandos. El mdulo Codificador de Comandos se encarga de leer
sucesivamente los caracteres recibidos, interpretar el comando formado por
dichos caracteres y asignarle un cdigo numrico. Para ello, recibe un
comando en forma de cadena de caracteres y lo codifica asignndole un
nmero de 8 bits, enviaNdo dicho nmero a travs del puerto svCom. Si no se
ha podido codificar devuelve un 00000000. Tras detectar el carcter de
RETURN o bien, alcanzada la longitud mxima de los caracteres, una vez
finalizada la codificacin, devuelve un pulso a travs del puerto recibido.

La codificacin de comandos se va a realizar por comparacin. Para ello
es necesario almacenar todos comandos decodificables. Se ha
implementado, para tal fin, una memoria formada por una matriz de m filas y
n columnas de elementos tipo carcter. Tanto m como n son valores
configurables mediante las constantes char_matrix_size y char_vector_size en
el cdigo VHDL. Se ha utilizado el tipo carcter para poder inicializar dicha
memoria de forma simple, mediante constantes tipo. A la constante
char_matrix_size se le ha dado el valor del nmero de comandos que se
quiere codificar (concretamente 10). A la constante char_vector_size se le ha
asignado el valor de la longitud mxima que van a tener dichos comandos
(concretamente 8). De esta forma se pueden almacenar 10 comandos de
hasta 8 caracteres cada uno.

Esta memoria es del tipo slo lectura, y nicamente se graba al
inicializarse, asignando a cada fila de la matriz un comando (o cadena de
caracteres ) determinado. Para la inicializacin, hay que tener en cuenta que
la asignacin de valores a seales, en VHDL, requiere que tanto el valor
como la variable sean del mismo tipo. Sin embargo, aunque todos los
comandos son seales tipo string, no todos tienen la misma longitud. Para

solucionar este problema se ha implementado una funcin que rellena los
huecos hasta completar el tamao de las cadenas de caracteres. A dicha
funcin se le ha dado el nombre fill.

Las tareas a realizar para efectuar la codificacin son:
- Carga de datos: almacenar datos recibidos para formar una cadena de
caracteres.
- Comparacin: se compara la cadena recibida con las lneas de la matriz
de memoria donde se almacenan los comandos.

Para la primera tarea se ha declarado una seal tipo string (cvComando_aux)
del tamao de char_vector_size . Mediante un contador que se va
incrementando conforme se detectan pulsos en la seal de carga (LD) se va
apuntando a una posicin concreta de la seal cvComando, para almacenar
en ella el valor recibido tras su conversin a carcter previamente, mediante
la funcin to_char. Este proceso contina hasta que se alcanza la
longitud mxima de caracteres recibidos o bien se detecta el carcter de
RETURN.

Finalizado el proceso de carga de datos se procede a la comparacin.
Se ha definido un contador que incrementa la seal i con cada ciclo de reloj.
La seal i es utilizada para apuntar a la fila i de la matriz de comandos y leer
dicha fila. Tras esta lectura se efecta su comparacin con la cadena de
caracteres que se cre en la etapa anterior. Si se detecta coincidencia con
alguna de las filas se pone en la salida svCom el valor de la seal i que
se corresponde con el cdigo asignado al comando recibido.

AUTOEVALUACION

1. Mencione la importancia del dispositivo UART en el proyecto.
2. Explique la funcin del sub-mdulo codificador de comandos.


LECCIN 3: DECODIFICADOR DE COMANDOS, CONVERTIDOR

SUBMDULO DECODIFICADOR DE COMANDOS

El mdulo Decodificador de Comandos recibe un cdigo numrico, lo asocia
con una cadena de caracteres y enva dichos caracteres
secuencialmente. De esta forma con un nico nmero se pueden hacer
referencia a todos estos comandos y otras cadenas de caracteres que se
van a utilizar. Est constituido por dos submdulos denominados cod2 y
flujo
Para la decodificacin de comandos es necesario un bloque que almacene las
cadenas de caracteres correspondientes a dichos comandos y que enve
estos caracteres de forma secuencial. El bloque cod2 es el encargado de
realizar esta tarea. Contiene la memoria que almacena las cadenas de
caracteres de los comandos que se van a utilizar.
La presencia del componente flujo se justifica dada la necesidad de
coordinacin entre el cod2 y la UART externa. Es el encargado de manejar las
seales de control (activacin, lectura, envo,...) de ambos bloques.

SUBMDULO CONVERTIDOR NUMEROS=>CARACTERES

La funcin del mdulo Convertidor nmeros=>caracteres es, como su
nombre indica, convertir nmeros binarios en los caracteres
correspondientes a sus dgitos en sistema decimal, teniendo en cuenta que
sern transmitidos en cdigo ASCII.

Este mdulo recibe un nmero de 8 bits por svDin y lo convierte en los
caracteres ASCII correspondientes a sus dgitos en base 10, enviando
dichos caracteres secuencialmente por svDout comenzando por el ms
significativo.
Para poder representar un nmero de 8 bits en cdigo decimal son
necesarios tres dgitos: centenas (ms significativo), decenas y unidades
(menos significativo). Para llevar a cabo esta conversin se ha utilizado el
mdulo divisor (divcore.vhd). Este mdulo est precompilado por Xilinx y se
encuentra en la herramienta Core Generator. Realiza la funcin de
dividir un dividendo entre un divisor para obtener un cociente y un resto. El
tamao de estas variables es configurable. Para este caso se han
seleccionado seales de 8 bits.

El proceso de conversin se va a realizar en dos etapas:
1. Divisin entre 10 del nmero a convertir. Como resultado se

obtiene un cociente y un resto. El valor de dicho resto corresponde
con el dgito de las unidades.

2. Una segunda divisin entre 10 del valor obtenido como cociente en
la operacin anterior. El resultado de esta operacin es otro cociente, que
se corresponde con los dgitos de las centenas, y un resto que se
corresponde con el digito de las decenas.

Para llevar a cabo estas dos etapas se ha declarado una seal tipo
array de 3 componentes tipo enteros donde se almacenarn los dgitos
llamada digito. Adems se ha implementado un contador de 0 a 22,
que incrementa una seal (cuenta) en cada pulso de reloj. Mediante un
bloque combinacional asociado se realizan las siguientes operaciones: Si
cuenta=0 se coloca en el dividendo del componente divCore el valor del
nmero a convertir.
Si cuenta=10 el valor del resto se asigna a la seal digito. Y el valor del
cociente se realimenta en al dividendo del bloque divCore.
Si cuenta=22 el valor del cociente se le asigna a la seal digito (0) y el resto a
la seal digito (1).
El que haya que esperar 11 pulsos de reloj tras especificar el dividendo del
divCore se debe a que este mdulo necesita 11 pulsos de reloj para efectuar
la operacin.
Una vez convertido el nmero binario en decimal, se analizan los dgitos
obtenidos para eliminar los ceros a la izquierda con el fin de que slo se
transmitan aquellos dgitos que realmente sean necesarios.
Posteriormente se procede a su conversin a cdigo ASCII. La forma ms
sencilla de realizar esta operacin se sumndole 48 al valor del dgito. Esto
es posible porque en el cdigo ASCII los dgitos (0-9) tienen cdigos
consecutivos, y el cdigo del 0 es el nmero 48.

Tras obtener el cdigo ASCII de los tres dgitos se ejecuta un proceso
secuencial para enviar dichos cdigos secuencialmente a travs de la salida
svDout, comenzando por el primer dgito distinto de 0 (desde el ms
significativo hasta el menos significativo).
Tambin hay que tener en cuenta que cada vez que se enva un carcter hay
que esperar a que el encargado de transmitirlo (UART) termine de hacerlo,
para poder enviar el siguiente.

SUBMDULO CONTROLADOR DE COMUNICACIONES

Este mdulo es sin duda el ms complejo y a la vez, el ms importante de
toda la estructura hardware que se ha desarrollado. Se podra
decir que es la unidad ms inteligente del sistema. Es capaz de

realizar, entre otras, las siguientes funciones:
- Configurar el mdem GSM.
- Dar la orden de realizar una llamada de telfono.
- Redactar un SMS y dar la orden de envo.
- Leer e interpretar un SMS recibido.
- Actuar segn las ordenes interpretadas en un SMS ledo.
- Capturar y almacenar el nmero de telfono de una llamada entrante.
- Ejecutar un programa de instrucciones programado.
- Detectar si la ejecucin del programa se ha quedado bloqueada y
reiniciar.

Para poder llevar a cabo todas estas funciones, la estructura de este bloque,
se ha basado en un sistema microprocesador. Consiste en un proceso
secuencial en el que existen unas lneas de programa, cada una de las
cuales contiene unas determinadas instrucciones. Dicho programa es el
encargado de gestionar y procesar el trfico de informacin entre el
mdem GSM y el controlador de temperatura.
Dispone adems de diversos puertos de entrada / salida con el fin de poder
comunicar con el resto de bloques, tanto internos (UART, Codificador de
comandos, Decodificador de comandos y Convertidor nmeros=>caracteres
) como externos (mdulo de control).

SUBMDULO MULTIPLEXOR

Debido a que es posible enviar caracteres a la UART a travs de varios
mdulos, se ha colocado un multiplexor con el fin de seleccionar en cada
momento cul es el mdulo que va a transmitir, evitando de esta manera
conflictos o colisiones de informacin.
Debido a la complejidad del sistema desarrollado ha sido necesario limitar la
frecuencia de funcionamiento del mismo, para evitar errores en el proceso.
Para ello se ha introducido el mdulo frec_div.
El mdulo Pulso genera un pulso cuando detecta un flanco de subida
en la seal de entrada. Dicho pulso es necesario para el control del
mdulo Codificador de comandos (codificador).

AUTOEVALUACION

1. Describa la funcin del sub-mdulo Decodificador de
comandos.
2. Mencione dos funciones del sub-mdulo Controlador de
comunicaciones.


LECCIN 4: CASO PRCTICO, SISTEMA DE CONTROL DE
TEMPERATURA

Como caso prctico de aplicacin se ha escogido el control de temperatura,
en el cual bsicamente se pueden identificar: una variable de entrada
temperatura , dos variables de salida calentar y enfriar y dos
parmetros de control consigna e histresis . El funcionamiento
consiste en la activacin de la salida enfriar o calentar en funcin de que la
temperatura sobrepase por encima, o por debajo respectivamente, la
consigna, con un margen de error definido por la histresis.

A fin de controlar la temperatura, en primer lugar, es necesario conocer
su valor en cada momento. La temperatura es una variable continua. Para
poder ser interpretada y procesada por un sistema digital es necesaria su
conversin previa a variable discreta. Esta es la funcin del convertidor AD
externo. A fin de poder controlar y leer dicho convertidor se ha diseado sobre
la FPGA el mdulo Control ADC esquematizado en la Figura 9.5.

Una vez digitalizada la temperatura, es necesario procesarla para activar
sistemas de control externos que la modifiquen segn unos parmetros
preestablecidos. Esta es la misin del mdulo hardware Control Proceso.
Para poder visualizar en todo momento la temperatura actual se ha
diseado el mdulo Visualizador, el cual dispone de unas salidas para
displays de 7 segmentos multiplexados.

Adems se ha dotado al controlador de una salida de alarma que se activa
cuando, debido a alguna causa inesperada, se superan unos valores
crticos. stos estn definidos mediante los parmetros alarma superior y
alarma inferior.
Una vez muestreadas las entradas, es necesario analizarlas para actuar
sobre las variables de control (o variables de salida) segn unos
parmetros de control.
Un ejemplo del comportamiento de este dispositivo se puede ver en la
Figura 9.5, en la que es posible observar que cuando se superan los
niveles dados por la consigna y el margen de histresis, entra la accin de
control correspondiente (calentar o enfriar) y que cuando se
sobrepasan unos determinados niveles de alarma prefijados, se produce la
activacin correspondiente del indicador asociado.

Hasta el momento, este sistema se asemeja bastante a cualquier otro
controlador de temperatura, como pueda ser por ejemplo un sencillo
termostato. La diferencia importante es que, gracias a la interfaz de
comunicaciones que se ha diseado, el controlador puede ser dirigido
a travs de telfono mvil GSM, permitiendo modificar los parmetros de


control y alarmas (telemando), solicitar informacin de la temperatura
(telemetra), y recibir mensajes de alarma de forma automtica cuando
sta se active (televigilancia).

Figura 9.5. Ejemplo de evolucin de las salidas del controlador de
temperatura desarrollado

A continuacin se detalla un ejemplo (Tabla 9.1) de lo que podra ser un
intercambio de comandos entre el dispositivo FPGA y el mdem GSM que
clarifica la comunicacin mediante comandos AT. En la transmisin hacia el
mdem el encargado de la gestin es el submdulo Codificador de
Comandos antes comentado, mientras que en la recepcin desde el
mdem el encargado de la gestin sera el Decodificador de
comandos.

TABLA 9.1 Ejemplo de comunicacin entre fpga y modem GSM

(nnnnnnnnn : nmero de telfono
del usuario)


Del texto procedente de la FPGA se puede interpretar lo siguiente:
- Las primeras siete lneas corresponden a comandos utilizados en la
configuracin del mdem GSM.
- La 8 lnea muestra el comando utilizado para realizar la llamada de
peticin de confirmacin de comienzo de ejecucin.
- En las lneas 9 y 10 se redacta y enva un SMS informativo.
- En las lneas 11 y 12 se redacta y enva un SMS de alarma
- La lnea 13 manda la orden de lectura del SMS almacenado en el
registro 1.
- La lnea 14 borra el registro 1.

Del texto procedente del mdem se puede destacar lo siguiente:

- Las 11 primeras lneas son las respuestas correspondientes a los
comandos de configuracin
- La lnea 12 indica que la llamada realizada ha sido colgada
- Entre las lneas 13 y 15 se recibe una llamada procedente del
telfono mvil ( peticin de un SMS informativo )
- Las lneas 18-19 y 22-23 son las respuestas correspondientes al envo
de los SMS informativo y de alarma respectivamente.


- La lnea 25 indica que se ha recibido un SMS
- Las lneas 27 a 32 son la respuesta correspondiente a la orden a la
lectura de un SMS

RESULTADOS

Una vez programado el cdigo VHDL necesario para describir la arquitectura
que se ha planteado, se ha sintetizado e implementado, mediante las
correspondientes herramientas informticas y finalmente se ha programado
sobre la FPGA seleccionada. Los resultados obtenidos durante esta fase
de implementacin se detallan en la Tabla 9.2

TABLA 9.2 Resultados de la implementacin hardware

Anlisis de recursos
Recurso Cantidad utilizada % de los disponibles
Slices 1.719 73%
Registros 1.315 27%
LUTs 2.739 58%
IOBs 27 19%
Puertas equivalentes 29.354

Anlisis de retardos
Rutas 1.893,413
Redes 1.315
Conexiones 1.271
Periodo mnimo 44 ns
Retardo mximo 7,397ns
Frecuencia mxima 38,879MHz

Como es posible observar en la tabla anterior, han sido utilizados 1.719
slices, lo que supone el 73% de la capacidad de la FPGA. Xilinx recomienda
una ocupacin de estos dispositivos inferior al 80. Teniendo en cuenta este
dato, se puede decir que la eleccin de la FPGA ha sido correcta, si bien se
estn rozando los lmites de capacidad del dispositivo.
Por otro lado, de los 140 pines de entrada/salida disponibles,
nicamente han sido utilizados 27. Esto corresponde con el 19% del total,
lo cual indica que esta caracterstica de la FPGA est siendo infrautilizada.
Esto permitira una gran ampliacin, pudiendo dotar al sistema de un gran
nmero seales de control y variables de entrada adicionales.

Por ltimo, tras el anlisis de retrasos en las seales, se obtiene un
periodo de funcionamiento mnimo de 26ns, lo cual permite una frecuencia de
trabajo de 38MHz. Esta frecuencia es ms que suficiente para desempear
las funciones para las cuales el sistema ha sido diseado.

AUTOEVALUACION

1. Describa la utilidad de un dispositivo FPGA en el sistema de
control de temperatura planteado.


LECCIN 5: CONTROL DIGITAL DE POSICIN CON ACELEROMETROS
UTILIZANDO FPGAS

INTRODUCCIN

Las aplicaciones de los robots no se ven limitadas en operaciones
industriales, existen muchas reas en donde se vuelve indispensable el uso
de robots para sustituir la presencia humana. Por mencionar algunos
tenemos los ambientes radioactivos, desactivacin de explosivos y la
exploracin de planetas.

En este trabajo se presentan los avances realizados en el diseo de una
mano robtica que servir para la construccin de un brazo robtico. La
principal aplicacin para la cual se pretende disear este dispositivo es
para tareas del tipo pick and place, es decir, tareas donde nicamente nos
interesa tomar un objeto desde una posicin y orientacin inicial y ubicarlo en
otra final sin importar la trayectoria que se ejecute durante el movimiento, con
el fin de imitar una de las funciones del brazo humano. Los principales
requerimientos en el diseo son, que el dispositivo final sea lo ms semejante
al de una mano real, de peso reducido y de una velocidad de respuesta
rpida.

En esta seccin se presenta la implementacin de un controlador digital de
motores servos a travs de FPGAs, utilizando acelermetros como sensores
de inclinacin. La interfaz humano-robot tiene como propsito controlar por
medio de un operador humano una mano robtica en tiempo real, midiendo
los niveles de gravedad correspondientes proporcionados por los
acelermetros y controlando la posicin de los servomotores. La
interaccin del operador con la mano robtica se ejecuta en tiempo real
gracias a las caractersticas de los componentes VLSI, en ste caso los
FPGAs.

RECURSOS UTILIZADOS

Sensores y Actuadores

Servomotores. Un servomotor es un dispositivo que contiene un pequeo
motor DC, una caja de engranajes, un potencimetro y un pequeo circuito
integrado. El eje del motor puede ser girado hasta una posicin angular
especfica mediante una seal de control. Mientras se mantenga esta seal de
control, el servomotor mantendr la posicin angular del eje. Si la seal de
control cambia, tambin cambia la posicin de eje.


Figura 9.6. Servomotor.

La velocidad del motor, as como la direccin del movimiento de los
servomotores se controla mediante pulsos modulados en amplitud. El
servomotor convierte los pulsos en un movimiento mecnico. Este tipo de
pulsos est formado por una seal digital que se genera aproximadamente
cada 20 milisegundos. El ancho de estos pulsos va de un mnimo de 1ms a un
mximo de 2ms (Ver Figura 9.7).

Esta tcnica se conoce como modulacin por ancho de pulso, en ingles
PWM (Pulse Width Modulation). La lgica del servomotor se encarga de
determinar la direccin en la que ha de girar el motor para minimizar dicho
error.

Figura 9.7. Posiciones media y extremas del servomotor segn el ancho de
pulso de la seal PWM.

Las ventajas que aporta el empleo de un servomotor predomina el poco peso,
la alta potencia (par de fuerza), la fiabilidad, la fortaleza (los servomotores y


su electrnica normalmente estn expuestos a ambientes de alta temperatura,
suciedad, humedad y vibraciones), la simplicidad, y versatilidad.

Acel ermetros.Los acelermetros son dispositivos piezoelctricos que
convierten la medida de fuerzas gravitatorias en seales elctricas.

Figura 9.8. Acelermetro ADXL202E vista superior.

Un ejemplo de sensor de aceleracin es el ADXL202E de Analog Devices (Ver
Figura 9.8), es un completo sistema de eje dual que mide la aceleracin en un
solo circuito integrado monoltico. Contiene un sensor micro-mquina de
superficie de Poli-silicio y una circuitera de acondicionamiento de seal para
implementar una medida de aceleracin en una arquitectura de lazo abierto.

Para cada eje, un circuito de salida convierte la seal anloga a un ciclo de
trabajo modulado (DCM), la seal digital puede ser decodificada con un
contador-temporizador en un microprocesador. El ADXL202E es capaz de
medir aceleraciones positivas y negativas por lo menos de 2 g. El
acelermetro puede medir la aceleracin esttica, fuerzas tales como
gravedad, permitiendo que sea utilizado como sensor de inclinacin.

La seal de la aceleracin puede ser determinada midiendo la longitud de los
pulsos del T1 y del t2 con un contador-temporizador usando un
microcontrolador de bajo costo.
Uno de los usos ms populares del ADXL202E es la medicin de inclinacin.
Cuando el acelermetro se orienta en eje a la gravedad, por ejemplo, cerca de
sus +1 g o de la lectura de -1 g, el cambio en la aceleracin de la salida por el
grado de inclinacin es insignificante. Cuando el acelermetro es
perpendicular gravedad, su salida cambiar el 17.5mg por grado de
inclinacin, pero en los 45 est cambiando solamente en 12.5mg por grado y
la resolucin se declina. La Tabla 9.3 ilustra los cambios en los ejes de X y de
Y como el dispositivo son 90 inclinados con gravedad.


Tabla 9.3. Cambios en los ejes X y Y a 90.

CONTROL DIGITAL

FPGAs. El FPGA por sus siglas en ingls (Field Programmable Gate Array)
es un dispositivo lgico programable.Puede tomar cualquier arquitectura
lgica y digital programndola en los diferentes recursos de de software
(VHDL, Verilog, etc). La arquitectura de un FPGA consiste en arreglos
de varias celdas lgicas las cuales se comunican unas con otras mediante
canales de conexin verticales y horizontales tal y como se muestra en la
Figura 9.9.

Figura 9.9. Arquitectura bsica de un FPGA.


Cada celda lgica es funcionalmente similar a los bloques lgicos de un
CPLD. La diferencia est en que un FPGA normalmente utiliza generadores
de funciones en vez de compuertas. Cada uno de estos generadores es como
una memoria en donde en vez de implementar la funcin lgica mediante
compuertas, se pre-calcula el resultado y se almacena en el generador. Las
entradas al generador funcionan como un bus de direcciones, y mediante las
diferentes combinaciones de las entradas al generador se selecciona el
resultado correcto. Esto le da una gran densidad al dispositivo ya que se
maneja un gran nmero de generadores, pero el tiempo de propagacin al
implementar una funcin lgica en estos generadores es menor al que se
necesitara si utilizramos compuertas.

ARQUITECTURA

Para realizar el posicionamiento de los servomotores por medio de los
sensores acelermetros, se necesita un sistema de adquisicin de datos, una
etapa de procesamiento de datos, un decodificador y un controlador (etapa de
control). Ver Figura 9.10.

Figura 9.10. Etapas del sistema.

Etapa de Sensado

La primera etapa del sistema consta de los sensores de inclinacin, los
cuales tienen una respuesta en seal elctrica modulada en DCM. (Ver
Figura 9.11).

Figura 9.11. Modulacin DCM del sensor de inclinacin.


Dependiendo del valor gravitacional de inclinacin a la salida se del sensor
se obtiene la seal PWM en los ejes X y Y. A un valor de 0g se tiene un ciclo
de trabajo del 50%.

Los sensores deben calibrarse a travs de una resistencia (Rset) para trabajar
a diferentes frecuencias, lo cual quiere decir que el usuario decide la cantidad
de muestras por segundo que se desea recibir.

Etapa de Control

La etapa de control tiene la tarea de tomar los datos otorgados por el sensor
acelermetro, procesarlos dependiendo de la cantidad de sensores que
se cuenten, decodificar el valor de inclinacin del acelermetro para dar una
seal de control al servomotor. El FPGA es el dispositivo encargado de
realizar stas tareas As queda subdividido en adquisicin de datos,
procesamiento de datos, decodificador de datos y control de servomotor.

La adquisicin de datos se realiza a travs de un contador con doble reset
(uno asncrono y otro sincrnico) a la entrada del sistema. ste bloque realiza
la cuenta del tiempo de encendido del ciclo de trabajo de la seal PWM
proveniente del acelermetro. Al iniciar el tiempo de encendido en la seal
PWM el registro del contador se resetea e incrementa su cuenta, cuando
ocurre el tiempo de apagado de la seal PWM, el valor del registro contador
pasa a un registro de almacenamiento donde ser procesado.

La etapa de procesamiento de datos regula los diferentes niveles de
inclinacin para los sensores. En caso de que haber ms de un sensor existe
una dependencia dependiendo la posicin de stos. Los sensores estn
localizados en cada una de los eslabones que asemejan a las falanges de
los dedos.
En este trabajo se presenta una posible solucin del problema de la
cinemtica directa de una mano robtica, es decir, a partir de los sensores
(acelermetros) se obtiene la orientacin de cada uno de las falanges, de
manera que es posible obtener la ubicacin del efector final (yema del dedo)
utilizando las siguientes ecuaciones del sistema de referencia inercial X-Y.

X = l1 cos( 1 ) + l 2 cos( 1 + 2 )
Y = l1 sen ( 1 ) + l 2 sen ( 1 + 2 )
= 1 + 2

En la Figura 9.12 se muestra una representacin esquemtica de dos
falanges que representa a uno de los dedos de la mano robtica,
cuyas longitudes estn representadas por l1 y l2.


Figura 9.12. Representacin de la Cinemtica Directa.

Una vez procesados los datos a partir de las ecuaciones de la cinemtica
directa, el decodificador de posicin toma las muestras procesadas de los
sensores y los traduce a un valor de posicin para el controlador del servo. La
muestra decodificada contiene el valor en tiempo para la seal de control, de
1ms a 2ms aproximadamente.
Tomando en cuenta que el sensor se encuentra en 0 de inclinacin, se
desplazar 90 a gravedad positiva y 90 a gravedad negativa (Ver Tabla 9.3)
el servomotor tendr el mismo rango de movimiento, de 0 a 180; tomando
los 0 del sensor e igualndolos a 90 de posicin para el servomotor (Ver
Figura 9.13).

Figura 9.13. Rangos de valores del decodificador.

Finalmente la ltima etapa es el control del servomotor, el cual consta de
un generador de PWM a baja frecuencia para posicionar al servomotor dentro
de los 180 de margen de operacin. La posicin del motor se encuentra
delimitada por el valor que proporciona el decodificador de datos,
aprovechando la caracterstica de propia de un servomotor, el cual tiene un
controlador de lazo cerrado que ajusta su posicin de acuerdo al incremento o
decremento del error de retroalimentacin.

Tamao
CNT.
FREC.
Operacin
Cuenta
+90
Inc.
Cuenta
0 Inc.
Cuenta
-90
Inc.
8 bits 390.625KHz 162 206 253

El controlador digital slo enva el valor de la posicin deseada en la
modulacin PWM de acuerdo a las referencias preestablecidas de valores.

IMPLEMENTACIN

Utilizando el acelermetro ADXL202E como inclinmetro para la etapa de
sensado se configura con una resistencia en Rset de 125K para obtener
mil muestras por segundo, los valores de inclinacin de la salida X en seal
PWM se muestran en la Tabla 9.4.

Rest. Frec. +90
Inc.
0 Inc. -90
Inc.
125K 1KHz 41%CT 51%CT 64%CT

Tabla 9.4. Valores del acelermetro ADXL202E.

Como se aprecia en la tabla anterior, el valor mnimo de ciclo de trabajo de la
seal PWM es de 41% a 1KHz, esto representa cuando el sensor est
inclinado a menor gravedad (+90) si se toma como referencia la muesca del
sensor apuntando hacia arriba, y el valor mximo de ciclo de trabajo de la
seal PWM con mxima gravedad (-90) cuando la muesca del sensor apunta
hacia abajo es de 64%.
Para la etapa de control, se tiene un FPGA Xi l i nx XC2S200E sobre una
tarjeta de desarrollo Digilent 2SB-DIO4.
Las caractersticas del contador de la seal PWM se muestran en la Tabla
9.5.

Tabla 9.5. Caractersticas del contador de control.

Los resultados de la Tabla 9.5 muestran los valores de las cuentas (valores
en decimal) que se obtienen del ciclo de trabajo tiempo de
encendido de la seal PWM del acelermetro. El contador de 8 bits tiene
como cuenta mxima a la frecuencia de operacin un valor de 255 cuentas,
con la inclinacin de mayor gravedad a un ciclo de trabajo de 64% se obtiene
una cuenta de 253. La resolucin de ste contador es de 0.5, lo cual quiere
decir que por cada grado de inclinacin se obtienen 2 cuentas.
En sta implementacin se cuenta con un solo sensor de inclinacin as
que es el de mayor prioridad, la etapa de decodificacin toma los valores del
registro una vez hecha la cuenta para traducirlos en valores de control para
el servomotor.

Inclinacin
Acelermetro.
Valor del
contador
(Hex)
Orientacin
del
Servomotor
Valor
Cdigo
PWM
+90 A2 0 04H
+45 B8 45 09H
0 CE 90 0FH
-45 E4 135 15H
-90 FD 180 1BH
Modelo Velocidad Tiempo
CT. 0
Tiempo
CT. 90
Tiempo
CT.
180
Futaba
S3004
0.23sec/60
(a 4.8V)
0.9ms 1.5ms 2.1ms
El control del servomotor es un PWM a 50Hz, para un servomotor Futaba
S3004.Las caractersticas del servomotor se muestran en la Tabla 9.6.

Tabla 9.6. Caractersticas de servomotor Futaba S3004.

Los tiempos de posicin en ciclo de trabajo para los diferentes grados
corresponden a la Figura 9, donde para posicionar el servomotor a 0 se
requiere que a un frecuencia de 50Hz y un ciclo de trabajo de 09.ms.
Para demostrar el funcionamiento de la etapa de decodificacin y control del
servomotor en la Tabla 9.7 se muestran los valores del contador que
corresponden a cierta inclinacin del acelermetro con un rango de 90,
y los valores del servomotor que corresponden a su orientacin en un
plano de 0 a 180.

Tabla 9.7. Valores de inclinacin para las diferentes etapas.

En la Figura 9.14, se puede observar los recursos utilizados del FPGA en el
diseo del Control Digital.

Figura 9.14. Recursos implementados del Control Digital por el FPGA.

En la Tabla 9.8, se muestra el porcentaje utilizado de las celdas lgicas
disponibles para un FPGA XC2S200E de 200 mil compuertas. Se utiliz el 9%
del rea programable del FPGA

FPGA % usado Bloques
Totales
Bloques
usados
XC2S200E 2% 2352 64

Tabla 9.8. Porcentaje utilizado del FPGA.

CONCLUSIONES

El control digital de servomotores es importante por las ventajas que ofrecen
los dispositivos lgicos programables, como su gran velocidad de
procesamiento y alta integracin, fcil implementacin y gran compatibilidad
con otros dispositivos como el acelermetro. En ste artculo se realiz
el control digital de posicin de un servomotor capturando datos de la
inclinacin que proporcionaba un acelermetro y decodificando esos datos
en valores de posicin para orientar un servomotor en tiempo real todo esto
procesado por un FPGA. Este sistema de control ser implementado para
controlar un brazo robtico a travs de una interfaz humano-robot donde el
operador llevar el sistema de sensado (acelermetros) montado en su mano
y brazo para mover en tiempo real un brazo robtico ubicado a distancia y
comunicado va inalmbrica.

AUTOEVALUACION

1. Disee un esquema de implementacin del FPGA dentro del
proyecto Control digital de posicin con acelermetros
2. Cul es la tarea especfica del FPGA dentro del proyecto?



1. Realice una profunda investigacin sobre otras aplicaciones de los
Dispositivos Lgicos Programables. Realice un ensayo con aplicaciones
especficas en el sector cientfico (adquisicin de datos) y en el sector mdico
(equipos de electromedicina).

2. Ejercicio de diseo de una puerta NAND2

Objetivo de la prctica:

Diseo de una NAND 2 entradas segn el estilo de celdas estndar, con un
tiempo de retardo, supuesto un Cload=1pF, inferior a 1ns. Distancia entre Vdd y
Vss menor de 100. Minimiza la anchura.

Caracterizarla, esto es:

Mrgenes de ruido (para Inversor, NAND, NOR, XOR)
Obtener Funcin lgica en Microwind2 mediante simulacin
rea
Consumo
Retardo cuando se carga con Cload=1pf

Realizar todo en tecnologa 0,25u.

Tcnica de celdas estndar:

Alimentacin y tierra se distribuyen mediante conexiones metlicas
horizontales
Difusiones se trazan en horizontal y polisilicio en vertical
Las entradas y salidas se disponen arriba y abajo de la celda
Las interconexiones se trazan horizontalmente en metal

Para obtener una alta densidad de integracin en el estilo de celdas estndar
es conveniente que los transistores nMOS y pMOS se tracen colindantes y en
fila as todos pueden compartir la misma difusin y se evita el trazado explcito
de las conexiones entre fuentes y drenadores.
Sin embargo para lograrlo es importante elegir un orden adecuado de trazado
de las entradas.



International, 1984
Basic Integrated Circuit Engineering: Hamilton & Howard. Macgraw Hill (1975) Artigas,
J.I. et alter, Electrnica Digital: aplicaciones y problemas con VHDL,

C.J. Savant, M. S.Roden y G.L. Carpenter. "Diseo electrnico", Addison -
Wesley Iberoamericana, 1992

D. de Cogan. "Design and technology of integrated circuits". John Wile y & Sons
1990

Deschamps, J.P., Sntesis de circuitos digitales: un enfoque algortmico, Ed.
Thomson, 2002.

Horestein, M., Microelectrnica: Circuitos y dispositivos, Prentice Hall, 1997.
Integrated Circuit Fabrication Technology: D.J. Elliot. MacGraw Hill (1989) Introduccin
a la Fsica del Estado Slido: C. Kittel. Revert (1984)
Material Handbook for Hybrid Microelectronics: J.A. King. Artech House (1988)

Microelectronics. An integrated approach: R.T. Howe and C.G. Sodini. Prentice
Hall (1997)



Modular series on solid state devices: Vol.1: "Semiconductor fundamentals", R.F.
Pierret, Vol.2: "The P-N junction diode", G.W. Neudeck, Vol.3: "The bipolar
junction transistor", G.W. Neudeck, Vol.4: "Field effect devices", R.F. Pierret,
Addison-Wesley Publishing Company (1990)

Pardo, Fernando, VHDL: lenguaje para sntesis y modelado de circuitos, RA-
MA, 1999.



Quick Reference Manual for Silicon Integrated Circuit Technology: Beadle, Tsai
& Plummer. A. Wiley (1985)

Rashid, M.H., Circuitos Microelectrnicos, Thompson, 2002.

Semiconductor Devices. Physics and Technology: S.M. Sze. John Wiley & Sons
(1985)

Solid State and Semiconductor Physics: J. McKelvey. Harper & Row (1970) ULSI
Technology: C.Y. Chang and S.M. Sze. MacGraw Hill (1997)
VLSI Technology: S.M. Sze. MacGraw-Hill (1985)

VLSI Fabrication Technology: S.K. Ghandhi. John Wiley & Sons (1994)

Vapaille y R.Castagn. "Dispositifs et circuits intgrs semiconducteurs", Ed.
Dunod (1987)

Complementaria:

Van Zant, Peter. Microchip fabrication. 3a ed. New York: McGraw-Hill, 1997. ISBN
0-07-067250-4.

Laker, K.R.; Sansen, W.M.C. Design of analog integrated circuits and systems.
New York: McGraw Hill, 1994. ISBN 0-07-036060-X.

Baker, R, J.; Li, Harry W. ; Boyce, David E. CMOS : circuit design, layout and
simulation. New York: IEEE Press Series on Microelectronic Systems, 1998. ISBN
0780334167.

Martellucci, S.; Chester, A.N. ; Grazia,A. Optical sensors and micro systems new
concepts, materials, technologies. New York: Kluwer Academic/Plenum Publishers,
2000. ISBN 0-306-46380-6.

Fukuda, Mitsuo. Optical semiconductor devices. New York: Wiley Series in
microwave and optical engineering, 1999. ISBN 0-471-14959-4.

Geiger, R.L.; Allen, P.E. ; Strader, N.R. VLSI : design techniques for analog and digital
circuits. New York: McGraw Hill, 1990. ISBN 0-07-023253-9.

Sofware Utilizado (Windows):

MicroWind2 - Simulador de layouts.
DSCH2 - Simulador lgico.
Manual.pdf - Manual de usuario de los dos programas anteriores.



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