TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

BAB III
DESAIN RANGKAIAN LOGIKA

Pada bab ini akan dibahas prosedur dasar yang digunakan dalam
mendesain rangkaian logika dengan beberapa persyaratan yang diberikan,
misalnya tabel kebenaran yang menunjukkan keadaan keluaran untuk semua
kombinasi masukan yang terjadi atau pernyataan yang menjelaskan operasi
rangkaiannya
3.1 Ekspresi Sum Of Product (SOP) dan Product Of Sum (POS)
Dua bentuk ekspresi logika yang digunakan untuk mendesain rangkaian
logika adalah :
3.1.1 Hasil Penjumlahan dari Hasil Perkalian (SOP) :

ABC + ABC

AB + ABC + CD + D

AB + CD + EF + GK + HL

Prosedur untuk memperoleh ekspresi keluaran dari tabel kebenaran dalam

bentuk SOP adalah :
a. Tulislah dalam bagian AND untuk setiap keluaran yang berlogika 1 pada tabel
kebenaran. Variabel masukan yang bernilai 0 ditulis inversi (NOT),
sebaliknya yang bernilai 1 ditulis normal (tidak inversi / NOT).
b. Semua bagian AND lalu di OR kan menjadi satu untuk memperoleh ekspresi
keluaran akhir.

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

29

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

Contoh 3.1 : Rancanglah rangkaian logika dengan tiga masukan, yang keluaran
nya hanya akan tinggi apabila mayoritas masukannya tinggi !
Penyelesaian :
A

ABC

ABC

ABC

ABC

Jadi ekspresi keluarannya adalah :

X = ABC + ABC + ABC + ABC
Ekspresi tersebut dapat disederhanakan dengan beberapa cara, tetapi yang
tercepat adalah menulis kembali bagian akhir (karena mempunyai dua variabel
yang sama dengan tiap AND yang lainnya) sebanyak tiga kali, menjadi :
X = BC (A + A) + AC ( B + B) + AB (C + C)
X = BC + AC + AB

Gambar 3.1 Rangkaian Logika Bentuk SOP untuk Contoh 3.1

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

30

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

3.1.2 Hasil Perkalian dari Hasil Penjumlahan (POS) :

(A + B + C).(A + B + C)

(A + B).(A + B + C).(C + D).(D)

(A + B).(C + D).(E + F).(G + K).(H + L)

Prosedur untuk memperoleh ekspresi keluaran dari tabel kebenaran dalam

bentuk POS adalah :
a. Tentukanlah ekspresi SOP untuk keluaran yang diinversikan ( X )
b. Sederhanakanlah ekspresi untuk X tersebut
c. Inversikan ekspresi (X) tersebut untuk mendapatkan keluaran X dan gunakan
teorema-teorema De Morgan untuk menyederhanakannya menjadi bentuk POS.
Contoh 3.2 :
Jadikanlah contoh 3.1 untuk mendapatkan ekspresi dalam bentuk POS !
Penyelesaian :
X = ABC + ABC + ABC + ABC = AB + AC + BC
X = X = AB + AC + BC = (A + B).(A + C).(B + C)

Gambar 3.2 Rangkaian Logika dalam POS untuk soal 3.1

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

31

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

Kadangkala

suatu

persoalan

dalam

mendesain

rangkaian

logika

membutuhkan lebih dari satu keluaran untuk masukan yang sama. Untuk itu
keluaran-keluaran tersebut diperlakukan secara terpisah. Apabila ekspresi
keluaran akhir diperoleh, dan terdapat beberapa bagian yang sama maka dapat
disederhanakan dan dijadikan satu .
Contoh 3.3 :
Desainlah rangkaian logika yang mempunyai masukan A, B dan C dan
keluarannya adalah :
X = AB + BC

dan

Y = ABC + AB

Gambar 3.3 Gambar Rangkaian Logika contoh 3.3

3.2 Peta Karnaugh (K' map)
Seperti halnya tabel kebenaran, K' map juga memberikan keluaran untuk
setiap kombinasi nilai masukannya, tetapi bentuknya berbeda. Gambar 3.3
manunjukkan tiga contoh K' map untuk dua, tiga dan empat variabel. Kotak-kotak
K' map ditandai dengan nomor urut yang hanya berbeda satu dari kotak
sebelahnya, baik horizontal maupun vertikal. Ekspresi SOP untuk keluaran X
diperoleh dengan meng-OR-kan pada kotak-kotak K' map yang bernilai 1.

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

32

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

A.B
X = A. B + A. B

B
1

B
0

A.B
(a)

A B C

A B C

AB

A B C

AB

AB

AB

X = A B C + A B C+ A B C + A B C
ABC
X = AB + AC + B C
(b)

AB

AB

AB

ABCD

CD CD CD CD
AB 0
1
0
0

ABCD

POLITEKNIK NEGERI MALANG

X = AB C D + AB C D +
AB C D + AB C D
X = AC D + AB D

DESAIN RANGKAIAN
LOGIKA

33

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

ABCD
ABCD
(c)

Gambar 3.4 Contoh K' map untuk : (a) Dua (b) Tiga (c) Empat Variabel
Ekspresi keluaran X dapat disederhanakan dengan menggabungkan
(looping) kotak-kotak dalam Kmap yang berlogika 1 berdekatan . Penggabungan
logika 1 tersebut adalah 2, 4 atau 8 kotak. Gambar 3.5 adalah contoh-contoh
looping 2, 4 dan 8 kotak yang berlogika 1.

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

34

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

35

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

Gambar 3.5 Contoh-contoh Looping 2, 4 dan 8 Kotak

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

36

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

Dari beberapa contoh looping tersebut dapat disimpulkan bahwa :

Pengelompokkan delapan kotak yang berdekatan menghasilkan satu

variabel

Pengelompokkan empat kotak yang berdekatan menghasilkan dua

variabel

Pengelompokkan dua kotak yang berdekatan menghasilkan tiga

variabel

Satu kotak menghasilkan empat variabel

Gambar 3.6 berikut menunjukkan contoh-contoh penyederhanaan

ekspresi Boolean dalam bentuk hasil penjumlahan dari hasil perkalian

(SOP).

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

37

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

Gambar 3.6 Contoh-contoh Penyederhanaan Dalam Ekspresi SOP

Agar lebih cepat memperoleh ekspresi Boolean dalam mendesain suatu
rangkaian logika, maka sebaiknya dibuatkan dulu tabel kebenarannya, baru
disederhanakan dengan Kmap.

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

38

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

Contoh 3.4 Gunakan Kmap untuk menyederhanakan persamaan logika berikut :

a. H = X Y + X Z
b. D = A B C + A B C + A B C + A B C + A B C
c. W = B + A C + A C
d. Y = A B C D + A B C D + A C D + A C D + A B D
e. T = W X Y Z + W X Y Z + W Y Z + Y Z
Penyelesaian :
a.

H= XY+XZ= X(Y+ Z)
b.

D = A+ B C

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

39

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

c.

W = B + A C + AC
d.

Y=AC +AB D + C D
e.

T=YZ+WYZ +WXY
POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

40

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

3.3 Permasalahan
3.3.1 Susunlah rangkaian logika yang keluarannya akan tinggi hanya apabila A =
1, B = 0 dan C = 1.
3.3.2 Susunlah rangkaian logika yang keluarannya akan tinggi hanya apabila A =
0, B = 1 dan C = 1.
3.3.3 Susunlah rangkaian logika yang keluarannya akan tinggi untuk kedua
keadaan soal 3.3.1 dan 3.3.2.
3.3.4 Rencanakanlah rangkaian logika SOP yang sesuai dengan tabel berikut :
A

3.3.5 Buatlah penyelesaian POS untuk tabel kebenaran soal 3.3.4, bandingkan
kekompleksan rangkaiannya dengan penyelesaian SOP sebelumnya.
terapkan rangkai an nya dengan Gate Nand atau Nor saja.
3.3.6 Rencanakanlah ekspresi SOP untuk rangkian logika yang ke luarannya
tinggi hanya apabila mayoritas ketiga masukannya rendah. Buatlah
penyelesaian POS-nya. Implementasikan dengan Gate Nand atau Nor saja.

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

41

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

3.3.7 Rencanakanlah rangkaian logika yang keluarannya rendah apabila ketiga

masukannya pada level yang sama. Kerjakan dalam bentuk SOP atau POS.
3.3.8 Rencanakanlah suatu rangkaian logika 4 bit yang menyatakan bilangan biner
lebih besar dari 6.
3.3.9 Suatu ekspresi logika X = A + BCD + BCD + ABCD
a. Lakukan ekspresi tersebut dengan gate NAND
b. Lakukan ekspresi tersebut dengan gate NOR
3.3.10 Terapkan ekspresi berikut dengan gate NAND atau NOR saja : X = B (B
+ C + D) (A + C + D).
3.3.11 Gambar 3.7 menunjukkan rangkaian pengali dua bit X 1 X0 dan Y1 Y0
dengan keluaran Z3 Z2 Z1 Z0. Rancanglah rangkaian logika untuk pengali
tersebut !
X1
X0
Y1
Y0

Rangkaian
Pengali

Z3
Z2
Z1
Z0

Gambar 3.7 Gambar Diagram Blok permasalahan 3.3.11

3.3.12 Gambar 3.8 adalah rangkaian Komparator besaran ralatif dua bilangan
biner 3-bit X2 X1 X0 dan Y 2 Y1 Y0 dengan keluaran yang menentukan kedua
masukannya sama (M = 1), lebih besar (N = 1) dan lebih kecil (P = 1).
Rancanglah rangkaian logika untuk komparator tersebut !

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

42

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

X2
X1
X0
Y2
Y1
Y0

Rangkaian
Komparator

X=Y

X>Y

X<Y

Gambar 3.8 Gambar Diagram Blok permasalahan 3.3.12

3.3.13 Rancanglah rangkaian logika yang keluarannya tinggi apabila kadua
masukannya tinggi sedang kedua masukan lainnya salah satu rendah atau
keduanya tinggi. Cobalah mengerjakannya tanpa tabel kebenaran.
3.3.14 Rancanglah rangkaian logika dengan 2 masukan dan 2 keluaran, yang
bekerja seperti berikut :
(1) Kedua keluarannya tinggi selama salah satu masukannya tinggi tanpa
mengindahkan masukan lainnya
(2) Apabila salah satu masukan rendah, maka salah satu keluaran rendah
dan pada saat itu masukan lainnya adalah tinggi.

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

43

TUT

NI
YA

RI HANDA
WU

RANGKAIAN LOGIKA I : Prinsip dan Aplikasi

(a)

(b)

(c)

(d)

(e)

(f)

(g)

(h)

(a)

(b)

(c)

(d)

(e)

(f)

(g)

(h)

POLITEKNIK NEGERI MALANG

DESAIN RANGKAIAN
LOGIKA

44