3 Counter
3 Counter
COUNTER
OBYEKTIF :
- Memahami jenis-jenis counter
- Mampu merancang rangkaian suatu counter
3.1 Counter secara umum
Counter merupakan rangkaian logika pengurut, karena counter membutuhkan
karakteristik memori, dan pewaktu memegang peranan yang penting. Counter digital
mempunyai karakteristik penting yaitu sebagai berikut :
1. Jumlah hitungan maksimum (modulus N-counter)
2. Menghitung ke-atas atau ke-bawah (up atau down - counter)
3. Operasi asinkron atau sinkron
4. Bergerak bebas atau berhenti sendiri
Sebagaimana dengan rangkaian sekuensial yang lain, untuk menyusun counter digunakan
flip-flop. Counter dapat digunakan untuk menghitung banyaknya clock-pulsa dalam
waktu yang tersedia (pengukuran frekuensi), Counter dapat juga digunakan untuk
membagi frekuensi dan menyimpan data.
Ada dua macam counter, yaitu Asinkronous Counter dan Sinkronous Counter.
Asinkronous Counter disebut juga Ripple Through Counter atau Counter Serial (Serial
Counter), karena output masing-masing flip-flop yang digunakan akan berubah kondisi
dari 0 ke 1 dan sebaliknya secara berurutan, hal ini disebabkan karena flip-flop yang
paling ujung dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop
lainnya berasal dari masing-masing flip-flop sebelumnya.
Sedangkan pada counter sinkron, output flip-flop yang digunakan bergantian
secara serempak. Hal ini disebabkan karena masing-masing flip-flop tersebut
dikendalikan secara serempak oleh sinyal clock. Oleh karena itu Counter Sinkron dapat
pula disebut sebagai Counter paralel (Parallel Counter). Gambar 3.1 menunjukan
25
Counter Asinkron (Serial Counter) dan gambar 3.2 menunjukkan Counter Sinkron
(Parallel Counter).
QA(LSB)
J
Q
QB
J
Q
A
QC
J
Q
B
J
Q
C
J
Q
A
QB
QC
J
Q
B
J
Q
C
26
RS=01
Ini berarti bahwa suatu pemicu diterapkan pada masukan S. Hal ini mengeset flip-flop
dan menghasilkan keluaran y bernilai 1.
KETIGA
RS=10
Ini menyatakan bahwa suatu pemicu diterapkan pada masukan R. Hal ini mereset flipflop dan menghasilkan keluaran y bernilai 0.
KEEMPAT R S = 1 1
merupakan kondisi masukan terlarang. Kondisi ini berarti menerapkan suatu pemicu ada
ke dua masukan S dan R pada saat yang sama. Hal ini merupakan suatu pertentangan
karena mengandung pengertian bahwa kita berupaya untuk memperoleh keluaran y yang
secara serentak sama dengan 1 dan sama dengan 0. Hal ini tidak masuk akal dan oleh
sebab itu masukan ini dinyatakan terlarang.
Flip-flop RS dapat dimodifikasi menjadi flip-flop yang dapat dapat diatur 'irama' nya oleh
27
Gambar 3.4 : Diagram logika : (a) flip-flop RS (b) flip-flop RS ber 'clock'
Bila clock rendah (0), ke dua gerbang AND tertutup (disabled). Hal ini menjamin bahwa:
RS=00
yang berarti keluaran y tetap pada keadaan terakhir yang dimilikinya. Tetapi bila clock
menjadi tinggi (1), ke dua gerbang AND terbuka (enabled). Hal ini memungkinkan
sinyal-sinyal S dan R mencapai flip-flop RS. Dengan cara ini, flip-flop akan set atau
reset, bergantung pada nilai RS.
Oleh sebab itu, flip-flop RS ber-'clock' tidak dapat berubah keadaan sampai
berlangsungnya sinyal clock.
Penerapan clock pada sebuah flip-flop seperti di atas sangat penting dalam sistem
digital berskala besar dengan beratus-ratus flip-flop yang dihubungkan satu sama lain.
Clock diterapkan pada semua flip-flop secara serentak; hal ini menjamin bahwa semua
flip-flop berubah keadaan pada saat yang sama. Penyerempakan ini sangat penting dalam
berbagai sistem digital.
3.3 State Machine
State
machine
merupakan
konstruksi
logika
yang
digunakan
untuk
28
29
Untuk lebih jelasnya lihat contoh berikut display bilangan prima atau
penjumlahan naik atau turun. Pertama yang perlu diperhatikan adalah memahami definisi
state. Diagram dibawah menunjukkan counter mod-6, yang berguna untuk mengitung
detik dan menit.
Gambar 3.10 : state diagram 000, 001, 010, 011, 100, 101
State diagram mempunyai 4 komponen yaitu : state, input, output dan transisi.
Representasi state diagram dapat dilakukan dengan beberapa cara akan tetapi komponen
diagram dapat dilihat seperti pada gambar 3.11.
30
Langkah selanjutnya kembali pada state table atau tabel 3.1 untuk menentukan input
forming logic seperti yang terlihat pada tabel 3.3.
31
Langkah selanjutnya dari tabel kebenaran diatas diperoleh semua komponen dan untut
next step pada proses perancangan untuk menentukan input forming logic untuk masingmasing flip flop. Langkah selanjutnya dalam proses perancangan menentukan persamaan
rangkaian digital dengan bantuan Peta-K, seperti yang terlihat pada gambar 3.12.
32
a. D Flip-flop
Langkah 1 : Membuat state diagram :
..............
..............
..............
..............
..............
..............
..............
next
DA
DB
DC
DD
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Langkah 3 : memetakan tabel kebenaran ke dalam peta karnaugh
DA :
AB
CD
33
DB :
AB
CD
DC :
AB
CD
DD :
AB
CD
34
..............
..............
..............
..............
..............
..............
..............
35
Present
next
JA
KB
JB
KB
JC
KC
JD
KD
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Langkah 3 : memetakan tabel kebenaran ke dalam peta karnaugh
JA :
AB
CD
KA :
AB
CD
JB :
36
AB
CD
KB :
AB
CD
JC :
AB
CD
KC :
AB
CD
JD :
37
AB
CD
KD :
AB
CD
= ..............................................
KA
= ..............................................
JB
= ..............................................
KB
= ..............................................
JC
= ..............................................
KC
= ..............................................
JD
= ..............................................
KD
= ..............................................
38
..............
..............
..............
..............
..............
..............
39
Present
next
DA
DB
DC
000
001
010
011
100
101
110
111
Langkah 3 : memetakan tabel kebenaran ke dalam peta karnaugh
DA :
AB
CD
DB :
AB
CD
DC :
AB
CD
40
DA = ........................................
DB = ........................................
DC = ........................................
Langkah 5 : menggambarkan persamaan rangkaian digital pada schematic editor
..............
..............
..............
..............
..............
..............
41
next
JA
KB
JB
KB
JC
KC
000
001
010
011
100
101
110
111
Langkah 3 : memetakan tabel kebenaran ke dalam peta karnaugh
JA :
AB
CD
KA :
AB
CD
JB :
AB
CD
KB :
42
AB
CD
JC :
AB
CD
KC :
AB
CD
= ..............................................
KA
= ..............................................
JB
= ..............................................
KB
= ..............................................
JC
= ..............................................
KC
= ..............................................
43
44
a. D Flip-flop
Langkah 1 : Membuat state diagram :
..............
..............
..............
..............
..............
..............
..............
next
DA
DB
DC
DD
45
DB :
AB
CD
DC :
AB
CD
DD :
AB
CD
46
b. JK Flip-flop
Langkah 1 : Membuat state diagram.
..............
..............
..............
..............
..............
..............
..............
next
JA
KB
JB
KB
JC
KC
JD
KD
47
KA :
AB
CD
JB :
AB
CD
KB :
AB
CD
JC :
AB
CD
48
KC :
AB
CD
JD :
AB
CD
KD :
AB
CD
= ..............................................
KA
= ..............................................
JB
= ..............................................
KB
= ..............................................
JC
= ..............................................
KC
= ..............................................
JD
= ..............................................
KD
= ..............................................
49
50