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  • PCB 090401 Realizzazione PCB

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    035423 PCB 090401 Realizzazione PCB

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    FOCUS OM ig sie cts SBROGLIARE un PCB Lo sbroglio é una delle fasi salienti della progettazione diun circuit stampaio. Tipicamente segue Ja stesura dello schema elettrico e precede la realizzazione fisica del PCB (Printed Circuit Board). Analizziamo f'ambito progettuale in cut si inserisce e definiamo in maniera organica le linee guida per impostarlo, svilupparto e portarlo a termine con successo 16 broglare un circuita stampato signt ‘ica, principalmente, definira i rou: ting dalle piste che coltegano tra tora i pin dei dispositivi che lo compongona, Tale operazione @ preceduta dallo studio e dala dofinizione del circuito da realizzare, dalla stesura dello schema elettrica dal'individuazione/scelta dai component Premesso cid, descrivereme il contesto progettuale in cul lo sbraglio di un cir cvito si insarisee © le lines guida che sonsentono di impostarto, svilupparlo @ portarla a termine con sucesso in modo professionale. Essendo la progettazione di un PCB tipi- camente assistita da calcolatare, duran te esposizione fareme riferimento, solo in maniera generale, ai CAD di sbrogli Scope della trattazione 6, infatt, quella a dare indicazioni per lo sbroglio dl un POB che valgano come bagaglio aii un buon progettista indipendientemente dallo spe~ ico CAD impiegato. 1 PCB (Printed Circuit Board) Un POB-Printed Circuit Board pub es. sere monofaccis, doppia faccia o mult strato, Un circuito stampato monofaceia (figura 1) ¢ tipicamente costituito da: > un supporto isolante: >» una lamina in rame su cul tormare (me- Lae cogent _ree J wml sorry ek Sn oie Frome tsi are 200m Figur particle dana sched monocl iano teeniche sottrattive) la piste ¢ su cul seguir la saldature » un late component Alinché sia possibile riprodurr i disegno delle piste sul PCB @ necessario define il disegno del master (in scala 1:1) ese. uendo il cosiddetto shroglio. Nel caso di POB doppia facia il master presenta due layor 2 lo sbrogiio investe entree (i- gura 2). | collegamenti tra | due layer ssona realizzatiattraverso fori passanti (o a volte ciechi) metalizzati (va). Per circuit parlicolarmente compless! si ricorre alla progettazione dl schedle multi-layer: una pista pud svilupparsi parzialmente su un layer, quindi passate (attraverso via) ual {ri layer su cui continua Il proprio per corso (figura 3). Il problema del sbrogl rimane, nelle inee general, prossocche in \variato nella progettazione di eirculti SMT (Surfaca Mount Technology 0 SMD dove D sta per Device-figura 4) a meno ci al ccuni dettagli (piazzole per le saldature superficial e dimensioni clei component pit ridotte, dla cul il maggiore livelo di integrazione} Unita di misura | progettisti di POB usano il CAD eon Tu: rita di misuea impostata in mils: cio a send da considerazioni operative. La d+ a ~ in wry pua2:paricoure a un sehen opp acs anza trai pad di un integrato, per esem: si 100 mils e in generale Bio, 6 in mot le distanze tra | sono pari ad un numero intero di mils Generalmente s' imposta la grigia ai lavoro a valor sottomulttpi interi tipiche che 2 i piedini dei omp. Inta- bella 1 riportiamo le corispondenze tra le alle distanze ntercorrono component (per es. 50 0 25 mis) due unita Relazioni di conversione: n_mils=n_mmx39, n_gnim=n_sils/39, IW flusso di progetto CGeneraimente 'approccio al progetto di un crcuto stampato é dl natura top-down ed Il disegno de! PCB & da inquadrare in un ambito ampio od articolato (figura 5), In-gonere si distingue una fase at pro- gottaziono eletirica (analisi/studio fun. Zonalo,indviduazione di blocehi cireutal, soelta component, schematico, electrical rule check) ed una di progettazione vera € propria del PCB (detinizione araa sche: da, i componenti, sbrogli, Design rule check), Le due fasl sono le- gate dalla creazione di una netlist che viene generata alla fine dolla prima fase @ seconda, In ambit\ indu tal, prima di passare alla produzione, si eseguono simulazioni elettriche basate assiti, Ques sentono di validare i! lavoro svolto fina a {quel momento prima di realizzare la sche- da (correggere un errore ha peso @ costo diferente a seconda del momento in cul progettazione del PCB mediante CAD si chiude con la ge- nerazione dei fle gerber necessan alla one automatizzata dolla schoda 1d ogni layer e non solo quelli di metal- izzazione @ associato un fle gerber). Oc. one scoperto). L complessita del circuito, se sviluppare il PCB in maniera automatica oppure me Nel se diante fotoincisione artigianak | TOP layer | layer — a Fori metallizzati Fiwe parisien sched mt ayer Figura parteoare luna echeda SUFSrtace Mount Technolgy) ‘condo caso bisognera realzare il master del PGB con piste @ piazzole allargate in ‘modo che la fotoincisione @ la foratura det had siano agevall, Le plazzole, in part Ccolare, dovranno essere abbastanza gran dirispetto al diametro delle forature per non essere asportate del tutto durante Io perazione stessa di foratura, numero 1 layer necessari allo sbragio (a parita di area) @ tanto pil ridotto quanto meno complesso @ I circuito © quanto pity ott rmizzato é lo sbroglio munque un dato di progetto. normalmente @ co: Le Sbroglio Due piste di un PCB, appartenenti ad no stesso layer di metal vono svilupparsi senza intersecarsi, di fersamente risulterebbero cortocircul tate: questo @ la regola (falta) principale da rispettare (perseguire) durante lo sbroglio. II proceso di sbraglio spesso non affatto semplice, né tantomeno Uunivoco: il progettista lo effettua in fun. zione dolle cicostanze e del'esperienza Uno stesso circuito puo avere tantissime soluzioni di sbroglio, pid 0 meno diffe renti, tutte ugualmente valide, male nee guida da seguire operativamente ri mangono le stasse. |! progettista eseque lo sbragho utitzzando apposili CAD i cui sfrutta la funzione di autorouting oppu: re quella di routing manuale. Malti pro: geitisti preteriscono una soluzione mista in una prima fase operano manuaimen te sulle piste eritiche, quinal compietano iW rauting in modo automatico. | CAD ai progetto integrano tool, noti come DAC Design Rule check, che consentono di verificare delle regole di tecnologia e di progett (assenza di sovrapposizioni, larghezza dalle poste, minima distanza tra piste, tra piste e pad, e Impostazione dello sbroglio: routing globale © routing di dettaglio Prima di precedere allo sbroglio a un PCB @ necessari stabiline il contoeno: al: interno saranno contenuti | dispositivi ele piste. E'inoltre opportune fissare i fo ri di ancoraggio del PCB (hole) e riporta re le quotature del PCB e quelle che in dividuano la posizio oF1 0 di ‘component critici. Per eseguire in modo 7 INPUT problema e dat relat (turwoneelettica da ‘eaizzare,vneck meccans, ‘di fom. termi. prestazonallecc.) ‘Figura: tue a proget wsbreaione wae sees cletronen. organico lo sbroglio @ opportuno suddi- -videre il problema in due fasi successive: {quella di outing globale e quella di routing dettagliato. Eseguire il routing globale significa: » studiare/dofinre il posizionamento ot timate dei componenti sul PCB 2 individuare (approssimativarnente i per Corsi che le piste o gruppi di piste dovran- no seguire nel collegare i component ‘Alcuni CAD integrano il piazzamento au: lomatico de! component’ (automatic pla coment); tultavia il masterista (progettista del PCB) ricorre, generalmente, al piaz- zamento manuale, a meno di situazioni 18 particolari come quella in cul vi @ una olla base che si ripete un elevato nu- ‘mero di volte. | precedenti punti 1 @ 2 ‘sono tra lora fortemente interdipendentie occhio allenato del progettista & fon damentale per tenerne conto opportu- hamente. Una analisi adeguata di rou: ting globala consente di suddividera ta sscheda in un numero limitato ai zone: al Vrinterno di ciascuna si eseguira, suc ccessivamente, un routing pid fine o routing di dettaglio. La fase ai routing globale 6 dolicata poicha implica una valutazio- ne/previsione sufficientemente corretia dela densita a piste @ ai ostacol nelle d- ee tenance Savane casmersiael Pcecgnpeerineg nea Un approccio di base per lo Tabla 1 sbroglio di PCB doppia facia as : 1 sieetina Hout wre cod su f 0 | valentemente tungo un ‘ +000(12 mils 6-10 mils él (-0,3:mm) (0,18-0,3 mm) 22 abilita per cui 6 opportuno che sia>10 mils (0,25 mm) per | pad e se necessario inferior a B mils solo per ivi. Dimensionamento della serigratia. La sorigrafia spessore tipica > 0.2 rr mils) identifica | componenti durante tl ‘montaggio | teste la ricerca quastl. Di so- Ito viene defirita a sbrogiio completator & evassario accertarsi che non intorferisca con pads 0 via. Lo spessare ¢ fe aimen- sloni della serigrafia devono essere fun: zione dalle dimensioni del PCB, dei com ponenti @ della loro densita (compro: messo tra aspetto funzionale ed aspetto estetico), Sbroglio di schede multi-layer Lesigenza ol realizzare layout multistra- to nasce in progetti particolarmente com plessi con alta densita di component (68, mother board di un computer infat! se si hanno pili pian’ di routing é neces. saria meno area di sbroglio, di conse. quenza si compatta il POB. Pid layer si hanno a disposizione, pili gradi dl liberta si hanno nel'aggitare gl ostacall duran- te 6 sbroglio, pit brevi sona i percorst dt routing e pid compatto él circulto stam- ppato, i tutto a scapito di maggiore com- plessité tecnologica e maggior cost rea- Izzat. Multi-layer significa quindi, pit la- yer di routing @ quindi metallizzazione (Otcad Layout, per esempio, consente dl mpiegarne fino a 16: top, bottom 814 strat nternitGd, Power, Inner Layer Inner Layert2}. Nel ciseanare una PCB. multilayer & opportuno sbrogtare prima le alimentazion’ (Voc-layer Pwr © Gnidia yer Ground). Per fare elo (se si esecue uno ‘sbroglio automatico ma anche nello sho glio manuale) si abilitan le sole net di alimentazione (nella maggior parte dei CCAD per progettazione af POB & possibile, abilitare @ disabiltare layer al routing ma anche singole connession). Eftettuato lo sbroglia delle alimentazioni, si cisabilita no questa, si abitane tutta le altro @ sl vompleta strogiio, Uapproccio Top-Down Spesso la progetiazione non Seque Un ap proveie dirstta ma top-down. per asem pio in fase ai sbrogio potrebbs tisullare ttle acambiare tra loro due pin di un in tegrato (per esempio due ingress i una porta logica a due pin di un controllore ‘che possono essere impiegati con la me: CVEeTT TTL Ct Fig 0:immagiatente on Eng 0. ta, A questo punto si prova rinristinare i salto (spec .equo uno sbrogio su collegamenti éiminati. Se per qualcuno singola face jesce a ripristina ' sail layer Bot 1 “strappate” (“isultato, ovvia- tanto se si esegue uno sbrogiio automa: mente, per niente certo!). Questa tecnica fico é preferibile impostare solo i layer @ implementata anche negi algorim au- Bottom come usato: a lavoro into, $e r= tomatic! integrati nei CAD di sbroglio. mangono dei collegamenti non risolt Fie 1:scemate ono Orca Lou Contrariamente a quello che alcuni pen-_aggiunge i seo er (TOP) esi riawia ca, fin ura dello schematico, Io manual efett ogiio direttamente, tudlare e/0 intuire quate sia il mijlor can entrambi i layer attivl, essi verreb: npiego dei pin degh integrati non solo in Rifiniture e DRC ero considerati ugualmente importanti e Jazione alle funzion\ eletrich nche (Design rule check) avrebbe un proliferare di ponti fi zione del successivo sbrogio. Una mplet tutti gi “ela Qualunque strumento CAD, per quanto a operazi Pess0 pud SeMpIli- — aopaiono “vat: a questo punto PCB va _potente, “non fa mai i circuit stampat ae uno sbrogho @ queta di scambiare tra finite, inserendo serigrafie, modellande da solo": i disegno di un PCB é un pr loro due porte logiche uguali. Spesso & mogio alcune piste, spostando legger- 08880 in cul la fantasia e soprattutto Ie pportuno tornare allo sch te alcuni component © co | sperienza del progettista giocano un ru rendere lo sbroglio. Que gio ultimato, di eseguire una serie di i, adot ematicamente, con- controll automatici (DRC-Design rule Une sguardo ad Oread Layout iibuiscono ad ottimizzare a sbrogi 89° check). Ripartiamo, a titolo di esempio, Quando si awia la creazione ol un nuova prattutto se manual una schermata del DRC di Orcad Layout progetto in Orcad Layout @ chiesto di (figura 8) senza cil ite pecticare i oa: per chi é al I metodo “Strappa e ricollega” ciao semplicamente di Dunc io sbi ci ita let Cli Alcune note operative le Dofault.tch presente in una ub adottare la tecnica detta “strappa er Occorre sottolineare che suzione artelle di Orca. collega":identificato il punto dal quale automatica di uno sibragfio non garantisce In second istanza viene richiesto it fled na pista non pila proseguire, si né lottimizzazione (molto dipende dai _netist ni generato alla fine deta reek 11 a cancallare | ercorsi tracciati che parame impostat) dello sbrog} 0, zazione dello schem: he rappre PECER GEESE RETEE 4 Figura 12 Schema Eetics. senta il collegamento tra schematico € PCB. Infine viene chiesto di assegnare un nome (estensione MAX) al PCB che si sta creando, Prima di generare la netlist, si assegna a ciascun componente di schematico un footprint presente in una dele librerie di Orcad; cio consente di caricare lo stesso footprint ne! momento in cui si crea il fle MAX. II foglio di progetto iniziaimente contiene disordinatamente i footprint i tutti | componenti di schematic colle-

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