Nama

: Andhika Mesias Arie Ramba

NIM

: 14/368802/TK/42590

Judul Laporan : PD03 Rangkaian Sekuensial Flip-Flop & Latch

Hari/Tanggal

: Senin , 2 Mei 2016

Hasil simulasi pada Proteus untuk JKFF dengan Clock

INPUT
no

OUTPUT

RESET

CLK

10

11

12

Hasil simulasi pada Proteus untuk Pembagi Frekuensi dengan DFF dengan Clock

CLK

Q1

Q2

Prinsip Kerja JKFF dengan clock

Gambar diatas memperlihatkan salah satu cara untuk membangun flip-flop JK. J dan K
sendiri berfungsi sebagai masukan pengendali karena menentukan apa yang akan dilakukan oleh
flip-flop pada saat suatu pinggiran pulsa positif diberikan. Rangkaian RC mempunyai tetapan
waktu yang sangat pendek, hal ini mengubah pulsa lonceng segiempat menjadi impuls sempit.
Pada saat J dan K keduanya 0, Q tetap pada nilai terakhirnya.
Pada saat J rendah dan K tinggi, gerbang atas tertutup maka tidak terdapat
kemungkinan untuk mengeset flip-flop. Pada saat Q tinggi, gerbang bawah melewati pemicu
reset segera setelah pinggiran pulsa lonceng positif berikutnya tiba. Hal ini mendorong Q
menjadi rendah. Oleh karena itu J = 0 dan K =1 berarti bahwa pinggiran pulsa lonceng positif
berikutnya akan mereset flip-flopnya.
Pada saat J dan K rendah, gerbang bawah akan tertutup dan pada saat J dan K
keduanyan tinggi, kita dapat mengeset atau mereset flip-flopnya. Untuk lebih jelasnya dapat
dilihat pada tabel kebenaran JK flip-flop dibawah ini.
Rangkaian terakhir berfungsi untuk membagi frekuensi berapapun masukan CLK1 yang
menjadi setengah dari keluaran Q2 dan seterusnya akan dibagi-bagi setiap di cascade dengan
flipfop baru

Pembahasan
Hasil Praktikum

INPUT
no

OUTPUT

RESET

CLK

10

11

12

Jika kita melihat perbandingan rangkaian JKFF antara multisim dan hasil praktikum,
terdapat perbedaan yang sangat kecil pada sinyal outputnya. Saat J dan K pada kondisi tinggi
atau J = 1 dan K = 1 , hal ini akan menyebakan menyebabkan FF berada pada keadaan tonggle
dimana keluarannya akan berlawanan dengan hasil-hasil ketika J dan K tidak bernilai tinggi. Baik
multisim maupun hasil praktikum output ketika J dan K tinggi tidak selamanya menghasilkan
keluaran yang berkebalikan dengan output ketika hanya J atau K yang bernilai tinggi, hal ini
disebabkan oleh penambahan masukan reset dan clock.
Sedangkan ketika J dan K bernilai rendah, gerbang And tidak akan memberikan
tanggapan sehingga keluarannya akan tetap bertahan pada kondisi akhirnya. Kondisi akhir
dimana Q = 0 karena diatur pada Reset dan Clock yang bernilai 0. Saat J rendah dan K tinggi,
keluaran yang diperoleh yaitu Q = 0 atau sama dengan keadaan terakhir atau Latch. Kondisi
terakhir ketika J tinggi dan K rendah, juga menyebabkan Q bernilai sama.
Hasil yang diperoleh oleh multisim sendiri memiliki hasil yang hampir sesuai dengan
kondisi idealnya karena komponen dari multisim baik itu IC nya LED nya dalam kondisi yang baik
karena dalam bentuk aplikasi, sedangkan komponen-komponen yang digunakan saat praktikum
kemungkinan saja mengalami penurunan performa sehingga output yang dihasilkan kurang baik
meski rangkaian yang kami buat sudah benar. Selain itu, karena rangkaian flip-flop bergantung
pada tepi naik dan tepi turun yang berbeda dnegan latch maka ketika terdapat kesalahan
pemberian input akan turut serta menghasilkan perbedaan output sehingga hasil praktikum
kami memiliki kekurangan dibandingkann hasil multisim yang memiliki keluaran yang lebih baik
karena saat diberikan masukan secara benar serta kami mengujinya pada waktu yang relative
lebih lama dibandingkan saat praktikum.
DFF dapat digunakan untuk membagi frekkuensi menjadi sinyal dengan frekuensi yang
lebih kecil. Pada praktikum kemarin, frekuensi yang diberikan clock kemudian dibagi menjadi
setengahnya sehingga karena frekuensinya diperkecil menyebabkan T periode kondisi on dan off
menjadi semakin lama. Dapat dilihat dari tabel hasil multisim dimana waktu on atau 1 untuk Q1
lebih lama ( jumlah on nya sebanyak duah buah) begitu pun kondisi ohh nya lebih lama
sebanyak dua kali dibangdingkan saat clock. Kemudian Q2 selalu berada pada kondisi on setelah
dilakukan pembagian frekuensi. Duta cycle adalah perbandingan antara waktu on dan waktu
total 1 Tcycle dan dirumuskan sebagai berikut :

=
+
Dimana sinyal yang ideal memiliki duta cycle sebesar 50%. Pada multisim sendiri hasil ideal
diperoleh oleh Q1 dimana Duta cyclenya adalah 50%. Sementara Q2 tidak stabil karena Q2 sama
dengan 1 atau 100%.

Kesimpulan
JKFF
J dan K berfungsi sebagai masukan pengendali yang mengendalikan output. Ketika J dan
K bernilai 0 atau salah satunya saja bernilai 0 maka keluarannya akan mengikuti kondisi
terakhi dari output. Sedangkan ketika J dan K bernilai 1 maka Flip-Flop berada pada
kondisi toggle sehingga hasilnya berlawanan dengan kondisi akhir.
DFF
DFF dapat digunakan sebagai pembagi frekuensi menjadi setengah atau lebih sesuai
kebutuhan yang diinginkan. Q1 hasil praktikum menunjukan kondisi ideal karena duta
cyclenya 50% sedangkan Q2 sudah tidak stabil karena duta cyclenya sama dengan 100%
sehingga pembagian frekuensi untuk Q2 tidak baik.