OBYEKTIF :
- Memahami perangkat lunak Xilinx
- Mampu menggambarkan gerbang digital dasar pada schematic editor
- Mampu mensimulasikan gerbang dasar digital
- Mampu menyederhanakan rangkaian digital dan mensimulasikannya
2.1
window New Project. Kemudian tuliskan nama project dan direktori tempat file project
akan disimpan, tipe, chip famili dan chip part number serta device speed. Seperti yang
terlihat pada gambar 2.1 dengan nama projek baru PERC1AND dengan direktori
C:\active\projects.
Schematic Editor
Klik Schematic editor untuk bisa memulai menggambar rangkaian sehingga akan
terbuka window seperti gambar 2.3, atau dengan klik Tools Schematic editor.
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
library x1;
use x1.GLOBAL_SIGNALS.all;
entity X1 is port (
A : in std_logic;
B : in std_logic;
10
Y : out std_logic
); end X1;
architecture STRUCTURE of X1 is
--COMPONENTS
component AND2 port (
I0 : in std_logic;
I1 : in std_logic;
O : out std_logic
); end component;
--SIGNALS
begin
--SIGNAL ASSIGNMENTS
--COMPONENT INSTANCES
X36_I1 : AND2 port map(
I0 => B,
I1 => A,
O => Y
);
end STRUCTURE;
2.3
Functional Simulation
Setelah selesai membuat rancangan Schematic sekarang dapat dilihat simulasi
Timing Diagram yang dihasilkan oleh rangkaian yang telah dibuat. Caranya adalah
meng-klik simulator pada Project Window. Kemudian akan tampak Logic-Simulator
Foundation window dan Waveform Viewer Window yang masih kosong. Seperti yang
terlihat pada gambar 2.7.
11
Yang pertama harus lakukan adalah menambahkan input dan output pada
Waveform Viewer supaya dapat melakukan simulasi. Caranya adalah pilih Signal Add
Signals. Component Selection for Waveform Viewer window akan muncul seperti yang
terlihat pada gambar 2.8. Kemudian pilihlah Input dan Output yang akan disimulasikan.
Setelah selesai pilih Close.
12
Gerbang OR
Gerbang OR adalah gerbang dimana salah satu atau semua masukan; keluaran
terjadi bila salah satu atau semua masukan ada. Gerbang OR memberikan keluaran 1 bila
salah satu masukan atau ke dua masukan adalah 1. Lihat gambar 2.11 dan gambar 2.12.
13
Gerbang NOT
Gerbang NOT adalah gerbang logika yang memberikan keluaran tidak sama
dengan masukannya. Gerbang NOT disebut juga inverter. Gerbang ini mempunyai
sebuah masukan dan sebuah keluaran, yang dilakukannya hanyalah membalik sinyal
masukan; jika masukan tinggi, keluaran adalah rendah, dan sebaliknya. Lihat gambar
2.13 dan 2.14.
Gerbang NAND adalah gerbang AND yang diikuti gerbang NOT dengan simbol seperti
pada gambar 2.15 dan simulasi gerbang NAND dapat dilihat pada gambar 2.16.
14
Gerbang NOR
Gerbang NOR adalah gerbang OR yang diikuti gerbang NOT. Lihat gambar 2.17
dan 2.18.
15
2.4.5
Gerbang XOR
Gerbang ini mempunyai dua masukan dan satu keluaran. XOR adalah nama lain
dari Oreksklusif, disebut demikian karena gerbang XOR memberikan keluaran 1 bila
masukan pertama atau masukan kedua adalah 1, namun tidak kedua-duanya. Dengan
kata lain, gerbang XOR mempunyai keluaran 1 hanya bila ke dua masukannya berbeda
dan keluarannya 0 apabila ke dua masukannya sama. Lihat gambar 2.19 dan 2.20.
Gerbang XNOR
16
2.5
Penyederhanaan Rangkaian
Penyederhanaan rangkaian logika dapat dilakukan dengan beberapa metode
seperti metode Peta Karnaugh, metode Maksterm/Minterm, metode Aljabar Boolean dan
lain sebagainya. Pada sub bagian ini dengan menggunakan simulator Xilinx dapat di
ketahui kebenaren hasil penyederhanaan rangkaian dengan mensimulasikan rangkaian
sebelum
disederhanakan
dan
yang
setelah
disederhanakan,
dan
kemudian
membandingkan apakah timing diagram kedua rangkaian tersebut sama atau tidak.
2.5.1
Menyederhanakan rangkaian Y = A BC + A BC + A BC + A BC :
Untuk
menyederhanakan
rangkaian
Y = A BC + A BC + A BC + A BC dapat
17
AB
00
01
11
10
Y= B
18
Simulasikan
dan sederhanakan persamaan serta buktikan hasil penyederhanaan yang dilakukan benar
dengan mensimulasikan hasil penyederhanaan persamaan yang diperoleh!
Langkah 1 :
gambar
rangkaian
pada
19
Gambar 2.28 : schematic editor X = ABCD+ ABCD + ABCD + ABCD + ABCD + ABCD+ ABCD
Gambar 2.29 : hasil simulasi X = ABCD+ ABCD + ABCD + ABCD + ABCD + ABCD+ ABCD
AB
CD
00
01
11
10
00
01
11
10
0
0
1
0
1
1
1
1
0
0
0
0
1
1
1
1
X= A B + A B C + A C D
20
21
2.5.3
22
AB
CD
00
01
11
10
00
1
1
1
1
01
11
10
0
0
1
0
0
0
1
0
1
1
1
0
Y = A B + CD + B C + ABC
23
2.5.4
+ ABCD + ABCD
Langkah 1 : gambar rangkaian di atas pada schematic editor!
Langkah 2 : simulasikan sehingga diperoleh timing diagramnya!
Langkah 3 : Sederhanakan rangkaian tersebut !
Langkah 4 : gambar hasil rangkaian yang telah disederhanakan !
Langkah 5 : simulasikan rangkaian yang telah disederhanakan sehingga diperoleh timing
diagramnya!
Langkah 6 : bandingkan timing diagram sebelum disederhanakan dengan yang setelah
disederhanakan!
24