NIM : 08/277143/PTK/5356 Judul Tesis : Implementasi Algoritma Discrete Cosines Transform pada FPGA Pembimbing : Pembimbing 1 : Ir Bambang Sutopo, M.Phil Pembimbing 2 : Dr Jazi Eko Istianto, M.Sc
Penelitian yang sedang dikerjakan:
Perancangan prosessor 2-D DCT untuk diimplementasikan di FPGA Spartan 3E menggunakan bahasa VHDL, tepatnya peracangan memori, decoder, counter, accumulator, perancangan tampilan output pada LCD, serta perancangan looping untuk 4 kali proses 1-D DCT.
Kemajuan Pengerjaan: Simulasi untuk perancangan algoritma DCT menggunakan VHDL telah sukses dan hasilnya significant dengan perhitungan 2-D DCT menggunakan toolbox matlab, maupun perhitungan manual menggunakan rumus 2-D DCT.
Masalah yang Timbul:
Proses paralel untuk 64 input DCT, slices, IOB,LUTs FPGA Spartan 3E tidak memadai, sehingga saat ini dirancang prosessor DCT yang melibatkan perancangan memori, decoder, counter, accumulator FPGA. Untuk perancangan ini data pada alamat memori “000000” pada saat clock pertama tidak dibaca, oleh FPGA, clock pertama dimulai membaca data pada alamat memori “000001”, sehingga untuk peracangan looping dan tampilan output pada LCD belum dapat dikerjakan.
Jadwal Pengerjaan:
Jadwal Pelaksanaan Kegiatan
Juli 2009 Perancangan dan simulasi Algoritma 2-D DCT menggunakan Agustus 2009 ISE10.1 September 2009 Perancangan memori, decoder, register, accumulator, looping, Ocktober 2009 dan perancangan tampilan output 2-D DCT pada LCD November 2009 Desember 2009 Implementasi dan pengambilan data Januari 2010 Pembuatan laporan Februari 2010 Pra pendadaran Maret 2010 Pendadaran