Design Verification Team: Prof. Chung-Yang (Ric) Huang Department of Electrical Engineering National Taiwan University

設計驗證工作室
Design Verification Team
黃鐘揚教授
Prof. Chung-Yang (Ric) Huang
Department of Electrical
Engineering
National Taiwan University
2008/02/14
Lab Profile
 Founded in 2004.02
 Lab info
 Office: EE-II 444
 Lab: EE-II 353
 PTT: NTUGIEE_ric
 Website:
http://dvlab.ee.ntu.edu.tw/
 To find me…
 ric@cc.ee.ntu.edu.tw
 ric2k1 @ ptt, ptt2, msn, skype, ...
 02-3366-3644
Chung-Yang (Ric) Huang http://dvlab.ee.ntu.edu.tw +886-2-
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Research Focus
 EDA: Electronic Design Automation
 Develop algorithms and tools for circuit
design automation and optimization
 Design implementation: logic and
physical synthesis and optimization
 Design verification: assuring the
correctness of the implementation
 Design analysis: evaluating the
performance and robustness of the
design
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What is Design Verification?
always @(posedge clk) begin
if (rst==1'b1) cnt <= sv;
else if (cnt==2'b00) cnt <= 2'b01;
else cnt <= sv;
end
c
g4
for (i = 0; i < d; i= i+2) { b

d
g1
if (y > 3) p = p * 3;
g5
e
g2 g8
c
else q = q + r; d
g6 g9
a g7
} b
g3
Bottom line: to fix as many bugs in your design as possible
Verification takes ~ 70% of resources in today’s IC design

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Design verification can
be...
 Very engineering!
 Simulation-based approach

Apply input patterns and verify if outputs are correct
 But how many patterns can you try? What’s the %?
 If a bug is found...
 Study the waveform  Exam the signal values 
Trace the code  Fix the potential causes  Try
again...
 Do you fix the bug? Any side effect?
bugs
found ???
time
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be...
A mathematical /
 Very theoretical... logic reasoning
 Formal verification engine is
required!!
Design Under Expected
Verification Behavior e.g. Always (req  ack)
(DUV)
Check consistency
Arithmetic /
Propertie
Logic Model
s
(Constraints)

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be...
 Defining the design methodology!!
 What is “System-on-Chip” (SoC)?
 What is system-level design
methodology?
 No good / established EDA tool flow
yet...
(How
AP1 can AP1
AP1 designAP1 verification playHW/SW
a deciding
Co-design
Co-Verification
role?)
Firmware Driver
RTOS
cache
HW Virtual
Processor DSP
Platform
DMA ROM RAM JPEG-Encode JPEG-Encode
RGE-YCrCb
RGE-YCrCb

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3 Research Teams
1. Front-end Team
 Intelligent design debugging
 Formal-based design optimization
2. Formal Engine Team
 Circuit-based Boolean Satisfiability (SAT)
solver
 High-level (arithmetic) solver
3. Electronics System Level (ESL) Design
Team
 SoC virtual platform

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System-level
3366-3644
EDA
Chung-Yang (Ric) Huang
tools
http://dvlab.ee.ntu.edu.tw +886-2-
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5 On-going Projects
1. 電子系統階層之正規模型與最佳化研究
 Formal Modeling and Verification of Electronics System Level Designs,
思源科技
2. 正規驗證輔助電路最佳化
 Formal-Assisted Technology Dependent Logic Optimization, 思源科技
3. 低溫多晶矽數位電路元件資料庫之建立與驗證
 Cell Library Construction and Verification for LTPS-TFT Digital Circuits,
友達光電公司
4. N-MoIP: 適用於異質無線網路環境之前瞻 MoIP 手持裝置 SoC 設
計
 N-MoIP: SoC Design of Advanced Multimedia-over-IP Handheld Device
for Heterogeneous Wireless Network Environments, 國科會國家型 SoC 計
畫
5. 兆級晶片系統前瞻技術研究 - 子計畫七：兆級晶片系統模擬與正
規驗證之整合技術
 More are
Combining Simulation andcoming soon!! Techniques for Trillion-
Formal Verification
transistor-Scale System-on-Chip (TS-SoC), 國科會整合型計劃
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實驗室成員
工號姓名加入年月 Title 20 吳鎧竹 2005.12 碩 2
---------------------------- 21 李沅龍 2006.04 碩 2
0 黃鐘揚 2004.02 老闆 22 胡啟政 2006.04 碩 2
1 林庭豪 2004.02 博 3 23 饒瑞晞 2006.11 碩 1
2 葉護熹 2004.05 博 3 24 葉鎮丞 2006.11 碩 1
9 李智群 2004.12 RA 25 許智仁 2006.11 碩 1
11 蔡詩蘅 2004.12 博 2 26 林坤輝 2006.11 碩 1
13 劉惠芳 2005.04 碩 2 27 蔡曉傑 2006.11 碩 1
14 葉昱甫 2005.06 博 3 28 賴昭宇 2007.09 RA
15 湯凱富 2005.06 博 3 29 吳政穎 2007.11 碩 0
16 吳濟安 2005.11 碩 2 30 左佳正 2007.11 碩 0
17 粘敬佳 2005.11 碩 1 31 徐常紘 2007.11 碩 0
18 黃紹倫 2005.12 博 2 32 林恩祥 2007.12 碩 0
19 周俊男 2005.12 博 2 ----------------------------
藍字 : NTUEE
博班 : 7, 碩班 : 11, 研究助理 : 2, 專題生 : 4 綠字 : NTUCS
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給專題生的建議
 如果是想出國念 EDA, 希望我寫推薦信
的 ...
 歡迎 !! 但是請投注足夠的心力在我的專題上 .
 Best recommendation letters are for best
students.
 如果想出 paper 的要明講 , 並且態度要夠積
極!

原則 : 以 first author 的 paper 優先考慮

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給專題生的建議
 如果是想多了解 EDA 這個領域的 ...
 歡迎 !! 但是請去修 “ EDA 概論” , 並且建
議修我的 “資結與程設”
 Formal verification 的 research 是有一定門檻
的
 並且建議參加 CAD 競賽
 http://lads.ee.ntu.edu.tw/cad08/index.htm
 如果是有興趣加入我們實驗室的 ...
 歡迎 !! 早點修我的專題會被優先考慮喔 !!
 當然 , 請不要用混的 ~~~
Chung-Yang (Ric) Huang
http://dvlab.ee.ntu.edu.tw +886-2-
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Potential Topics for 專
題生
1. ESL Design Methodology
 適合對象 : AP1 AP1 AP1 AP1
Firmware Driver

想了解 EDA, RTOS
HW
或是想加入我們實驗室的人 cache
Processor DSP
條件 :
DMA ROM RAM


對基本的 IC design flow 有點概念 ,
或學過 Verilog 的人為佳
 內容 :
 了解 SoC design methodology
 學習 SystemC ( 以 C++ 為主的 ESL language)
 參與 QuteVP virtual platform 的實作
 參加 weekly ESL study group

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題生
1. Formal engine (theorems and algorithms)
 適合對象 :

想出國唸書 , 或是想加入我們實驗室的人
 條件 :
 能作數理的抽象思考 , 有創意者為佳 .
 內容 :
 了解 formal verification 的原理
 建議修 : SoC Verification

參與 QuteSAT or CNF SAT engine 的改進計畫

參加 weekly engine study group

獨立完成一個題目而且能寫 paper
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題生
1. Open Verilog front-end release
 適合對象 :

想了解 EDA, 或是想出國唸書的人
 條件 :

有產品行銷的 sense, 能執行 product release 者為佳

了解 Verilog 語法者為佳
 內容 :
 QuteRTL framework 之實作
 參與 QuteRTL open Verilog research framework 之
release
 Target: DAC 2008 University Booth (June, San Diego)
 EDA product software engineering + marketing 之訓
練
 We are serious about the framework release !!

支援其他實驗室對此 framework 之要求
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題生
1. Intelligent Chip (iChip) 之 Automatic
Learning Pattern Generation
 適合對象 :
 有勇氣挑戰未知領域的熱血青年 !!
 條件 :

習慣天馬行空卻又有真正執行力者為佳
 內容 :

參與陳良基教授主持之 “ iChip” 國科會三年期整合計畫
 What’s the HW architecture for the intelligent chip?

熟悉 formal verification engine 的原理
 參考 “人工智慧” 之文獻
 涉獵教育 , 心理 , 生理等科學
 Ideas 之討論與實驗
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題生
1. 其他
就是以上沒有你真正想做的 , 但是又很想跟
我做專題 ( 有這種人嗎 ?)
 可以多了解我們實驗室目前在做的計畫
 或是你有自己的 idea
 領域不限 , 歡迎切磋
 或是你想參加 CAD 競賽卻沒有指導教授 ...

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專題生的福利
1. 原則上專題生沒有薪水 , 除非你自己有提國科
會計畫
 也有例外 : Full-time RA; or special mission
2. 實驗室的資源歡迎利用
 工作站 , notebook, printers, paper DB, EDA
tools, etc.
 不過沒有專屬的位子 , 有空位就坐 .
3. 實驗室的 “吃喝玩樂” 歡迎參加
 聚餐 , team building events, 出遊 , etc.
4. 用 Google Calendar 預約 meeting 時間
02/14/08 3366-3644 18
http://dvlab.ee.ntu.edu.tw

02/14/08 3366-3644 19
For more information...
PTT  NTUGIEE_ric

02/14/08 3366-3644 20
Lab DB (password
required)

02/14/08 3366-3644 21
For more information...
 To find me
 Office: EE-II 444
 ric@cc.ee.ntu.edu.tw
 ric2k1 @ ptt, ptt2, msn, skype, ...
 02-3366-3644
 Lab:
 EE-II 353
 PTT: NTUGIEE_ric
 Website: http://dvlab.ee.ntu.edu.tw/
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for (i = 0; i < d; i= i+2) { b

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