1

DAN ATAU TIDAK

Simbol
& 1 1

Notasi dengan
  
standart Eropa
Notasi dengan Perkalian (x)
Plus (+) Invers (-)
standart Amerika (.)
0.0 = 0 0+0 = 0
Olahan logika 0.1 = 0 0+1 = 1
1= 0
gerbang dasar 1.0 = 0 1+0 = 1
1.1 = 1 1+1 = 1 0 =1
Tipe IC 7408 7432 7404

1. Gerbang NAND
Rangkaian NAND merupakan tambahan NOT dibelakang gerbang AND.
Dan hasil kebenarannya juga kebalikan dari tabel kebenaran AND.
A B X TABEL KEBENARAN A B X1 X2

0 0 1 0 0 0 1
1 0 1 = 1 0 0 1

0 1 1 0 1 0 1
1 1 0 1 1 1 0

Persamaan fungsi dari gerbang NAND. 2. Gerbang NOR

A B=X A.B=X A B=X A+B=X

Persamaan Fungsi

Input Output
Output

B A X
0 0 1

0 1 1
1 0 1

1 1 0
Input

B A X
0 0 1

0 1 0
1 0 0

1 1 0

3. Gerbang EX - OR
Keluaran akan berlogika “1” jika variabel masukan tidak sama ( berbeda ).
Hanya jika variabel masukannya sama, maka keluarannya akan berlogika “0”.
B A X
0 0 0
0 1 1
1 0 1
1 1 0
4. Gerbang EX - NOR
Keluaran akan berlogika “1” jika variabel masukannya sama.
Hanya jika variabel masukannya berbeda maka keluarannya akan berlogika “0”.
B A X

0 0 1
0 1 0
1 0 0
1 1 1
 2

5. Gerbang INHIBIT (Input High Bit)

Suatu gerbang yang dimana inputnya lebih dulu high sebelum diberi input high.
Dasar rangkaian adalah kombinasi gerbang NOT
pada salah satu input daripada gerbang AND sebagai gerbang utama.

6. Gerbang IMPLIKASI :
Suatu gerbang yang menambahkan atau melibatkan gerbang NOT
pada salah satu input pada gerbang OR sebagai gerbang utama.

I. Rangkaian INHIBIT A

1. Pernyataan logika
Pada gerbang inhibit A. Keluarannya (X), akan berlogik “1” ,
apabila variabel masukan A = “0” dan variabel masukan B = “1”
2. Dasar pembentukan

3. Tabel kebenaran 4. Fungsi logika

B A X X = A  B
0 0 0
0 1 0
1 0 1
1 1 0

5. Diagram pulsa 6. Rangkaian persamaan

II. Rangkaian INHIBIT B

I. Rangkaian INHIBIT A

1. Pernyataan logika
Pada gerbang inhibit B. keluarannya (X), akan berlogik “1” ,
apabila variabel masukan A = “1” dan variabel masukan B = “0”

2. Dasar pembentukan

3. Tabel kebenaran 4. Fungsi logika

B A X
0 0 0 X = A  B
0 1 1
1 0 0
1 1 0

5. Diagram pulsa 6. Rangkaian persamaan

 3

III. Rangkaian IMPLIKASI A

1. Pernyataan logika
Pada gerbang Impliasi A . keluarannya (X), akan berlogik “0” ,
jika variabel masukan A = “1” dan variabel masukan B = “0”

2. Dasar pembentukan

3. Tabel kebenaran 4. Fungsi logika

B A X
0 0 1 X = A  B
0 1 0
1 0 1
1 1 1

5. Diagram pulsa 6. Rangkaian persamaan

IV Rangkaian IMPLIKASI B

1. Pernyataan logika
Pada gerbang Impliasi B, keluarannya (X), akan berlogik “0” ,
jika variabel masukan A = “0” dan variabel masukan B = “1”

2. Dasar pembentukan

3. Tabel kebenaran 4. Fungsi logika

B A X
0 0 1 X = A  B
0 1 1
1 0 0
1 1 1

5. Diagram pulsa 6. Rangkaian persamaan

 4

Diagram Waktu
Diagram waktu disebut juga diagram pulsa
Diagram waktu merupakan alat bantu untuk memahami
fungsi flip-flop satu persatu atau rangkaian secara keseluruhan.

1
0
t1
t
R

1
0 S S Q 1 F a ll R S Q 1 Q 2
t2 t3 t 1 0 0 Q 1 Q 2
R R Q 2 (m -1 ) (m -1 )
Q 1
2 0 1 1 0
?
1 3 1 0 0 1
0 4 1 1 1 1
t1 t2 t3 t4 t5 t6 t7 t8 t9 t
Q 2

t
Gambar 1. RS Flip-Flop dengan Diagram Waktu, Simbol dan Tabel Kebenaran
Untuk menuju titik waktu t1, flip-flop ditempatkan dimana signal 1 diletakkan yaitu pada S.
Untuk menuju titik waktu t2, flip-flop ditempatkan balik.
Masukan R kini memproses signal 1.
Untuk menuju titik waktu t3, flip-flop ditempatkan pada tempat yang terbaru.

Yang sangat menarik adalah titik waktu t4, Pada titik waktu ini, terletak masukan yang sama, yaitu 1.
Kejadian ini tidak beraturan.Keluaran yang sama kini menuju 1.
Jika pada titik waktu t5 masukan R menuju 0, Q2 berjalan juga menuju 0.
Pada titik waktu t6, signal S menuju 0. Flip-flop tinggal diam.
Untuk mendudukan balik hanya mungkin dengan R = 1.
Sebagai gantinya pada saat menuju titik waktu t7 akan menjumpai kedudukan (tempat yang baru).
Tapi flip-flop masih diam.
Dengan demikian posisi keluaran tidak berubah pada titik waktu t8, signal R menuju 1.
Sekarang kita jumpai kembali kondisi yang tidak beraturan .
Q1 = 1 dan Q2 = 1.
Situasi yang sangat kritis adalah pada titik waktu t9, signal S dan signal R serentak turun menuju 0.
Kini ia terbuka penuh, seakan flip-flop berhenti. Dengan demikian kejadian tak beraturan diabaikan.

Perhatikan gambar 2.
S dan R adalah signal masukan dan T adalah signal clocked.
Pada titik waktu t1 yaitu S = 1, tapi Tmasih memproses signal 0.
Sebuah dudukan tak dapat menggantikan. Pertama, pada titik waktu t2 flip-flop didudukan.
Pada titik waktu t3 berhasil kembali (posisi awal).
Dalam sekilas t4 menjadi S = 1. Dalam sekejap t5 menjadi R = 1.
Karena tidak ada clocked (irama), signal ini tidak dapat dipengaruhi.
Sebuah akibat baru terjadi pada titik waktu t6. Sekarang flip-flop kemungkinan harus didudukan kembali.
Tapi hal itu sudah terjadi dengan demikian tidak terjadi perubahan pada posisi keluaran.
Posisi kembali / terjadi pada titik waktu t8, kini masukan S dan T memproses signal 1, tapi masukan R mendominasi.
Keluaran Q2 keadaannya selalu bertentangan terhadap Q1.
 5

1
0
t
S
tn tn + 1

1 F a ll R S Q 1 Q 2
0 1 0 0 Q 2
S Q 1 Q 1 1n 2n
t 1 0
T 2 0 1 1 0
R
R 1 1
Q 2 3 1 0 0 1
1
4 1 1 1 1
0
t
Q 1

Q 2

t
Gambar 2. Flip-flop RS pengontrol kondisi clocked dengan dominasi masukan R,
tabel kebenaran dan diagram waktu.
T

1
0
t
S
tn tn + 1

1 F a ll R S Q 1 Q 2
0 1 0 0 Q 2
S IS Q 1 Q 1 1n 2n
t 1 0
C > C1 2 0 1 1 0
R
R 1 1
IR Q 2 3 1 0 0 1

1 4 1 1 0 1
0
t
Q 1

Q 2

t
Gambar 3. Pengontrol Flip-flop sisi masuk RS Flip-Flop SR
(clocked sisi naik dengan dominasi masukan R, tabel kebenaran dan diagram waktu)

Flip-flop hanya dapat memerintah untuk titik -titik t1, t2 dan t3.
Pada titik waktu t1, flip-flop ditempatkan oleh karena S = t.
Pada titik waktu t2, flip-flop ditempatkan kembali, oleh karena S = 1 dan R = 1.
Pada titik waktu t3,flip-flop ditempatkan lagi (S = 1).
Untuk Q1 dan Q2 menghasilkan sebuah perjalanan waktu yang lain sama sekali, sebagaimana didalam gambar 2.

t
J
tn tn + 1

F a ll K J Q 1 Q 2
1 0 0 Q 1 1n Q 2
J IJ Q 1 2n
t 1 0
C > C1 2 0 1 1 0
K
K 1 1
1K Q 2 3 1 0 0 1

4 1 1 Q 1n Q 2n

t
Q 1

1
0
t

Q 2

t
 6

Gambar 4. Flip-Flop JK pengontrol sisi masuk (clocked turun)

dengan tabel kebenaran dan diagram waktu.

Perhatikan gambar 4, flip-flop JK einflankengestenerte menghasilkan diagram waktu sebagai berikut.

Flip-flop hanya dapat memerintahkan titik waktu t1, t2, t3, t4, t5 dan t6.
Hanya pada titik ini ia menghasilkan abfallende flanken daripada siganl-signal C.
Pada titik waktu t1, flip-flop ditempatkan, oleh karena J = 1.
Pada titik t2, flip-flop ditempatkan balik karena K = 1.

Pada titik waktu t3, seharusnya flip-flop di tempatkan balik. Tapi disana ia sudah menempatkan balik,
dengan sendirinya tidak menghasilkan perubahan untuk Q1 dan Q2.

Pada titik t4 yaitu J = 1 dan K = 1. Flip-Flop terbalik.

Oleh karena itu saat itu sebelum titik waktu t4 Q1 = 01 setelah titik waktu t4 Q1 = 1.
Saat menuju titik waktu t5 dan t6, flip-flop terbalik dalam keadaan yang berlawanan . Q2 adalah selalu Q1.
Gambar 5 adalah diagram waktu sebuah flip-flip JK pengontrol sisi dua.
 7

t1 t2 t3 t4 t5 t6 t7 t8 t9 t1 0 t
J
tn tn + 1

F a ll K J Q 1 Q 2
1 0 0 Q 1 1n Q 2
J IJ Q 1 2n
t
C > C1 2 0 1 1 0
K
K 1K Q 2 3 1 0 0 1

4 1 1 Q 1n Q 2n

t
Q 1

Q 2

t
Gambar 5 flip-flop JK pengontrol sisi dua (master-Slave-Flip-Flop)
dengan tabel kebenaran dan diagram waktu.

Pada titik t1, signal masukan J = 1 diambil di master flip-flop.

Pada titik waktu t2, (dengan penurunan sisi clocked) tampak pada keluaran sinyal signal-signal Q 1 = 1 dan Q2 = 0.
Pada titik waktu t3 adalah J = 0 dan K = 0. Hal ini adalah kejadian penyimpanan.
Pada titik waktu t4 tidak terjadi perubahan pada keadaan keluaran.
Pada titik t5, signal K = 1 diambil di penyimpanan master.
Pada titik waktu t6, tampak menuju posisi dudukan balik signal-signal Q1 = 0 dan Q2 = 1 pada keluaran-keluaran.
Pada waktu t7 adalah J = 1 dan K = 1. Melalui signal ini keadaan terbalik (proses membalik ) dihapus.
Pembalikan terjadi (berhasil) pada keluaran saat menuju titik waktu t 8.
Pada waktu t9, K = 1 diterima . Kedudukan balik (kembali) daripada signal keluaran terjadi pada titik waktu t10.

 Dalam teknik digital banyak digunakan pulsa-pulsa segi empat maka secara singkat dibahas ciri-ciri utamanya.
Sehingga dapat membantu memahami bahan-bahan materi berikutnya.
 Sekuensial adalah pulsa-pulsa letak/clock (square) yang mempunyai waktu-waktu denyut
dan tidak denyut serta berlangsung secara berurutan dalam periode-periode tertentu.
 Kegunaannya untuk penyulutan rangkaian logika dalam pengiriman data input ke output.
Juga berfungsi sebagai / untuk : Counting (menghitung), mengatur waktu kerja suatu sistem digital, dll.

- Rangkaian Flip-flop
- Rangkaian regfister geser
- Rangkaian counter/pencacah (seperti contoh diatas)

Prinsip Dasar
Sebelum mempelajarai keistimewaan sesuatu rangkaian digerakan oleh clock (lonceng),
adalah baik untuk mengenali beberapa ke khasan dan batasan yang bertalian dengan bentuk pulsa denyut.
Kita lihat gambar berikut :
tw
"1"
S 2
90
R L 1 3
50
Us "0"
10
tw t
tr tf

Gambar 1a. Gambar 1b. Gambar 1c.

Keterangan :
A) Gambar 1a :
Rangkaian yang dianggap terdiri atas sumber tegangan sempurna, saklar dan resistor sempurna.
Cara kerja :
 Ketika saklar (S) ditutup tegangan pada resistor (beban) naik sampai setinggi tegangan sumber
dan akan tetap setinggi itu sampai saklar (S) dibuka kembali dan turun ke nol.
Urut-urutan kejadian ini menghasilkan denyut segiempat seperti gambar 1.b.
B) Gambar 1.b
Ketiga bagian denyut :
1.  tebing depan
2.  puncak
3.  tebing belakang
tw  waktu antara tanjakan (start) dan sesudah (finish) denyut disebut : lebar denyut.
Dalam praktik : denyut segiempat yang kenaikan dan jatuhnya mendadak tidak dapat diperoleh.
Semua rangkaian elektronika memiliki waktu jangkit dan waktu jatuh terbatas disebabkan oleh
adanya induktansi dan kapasitas liar.
Denyut sebenarnya, tampak mirip gambar 1.c.
 8

C) Gambar 1.c
Kalau saklar ditutup : tegangan memerlukan waktu terbatas untuk mebentuk taraf logika “1”.
Saklar dibuka : tegangan memerlukan waktu terbatas untuk jatuh.
 Waktu yang dibutuhkan tegangan untuk naik ( ) dari harga 10%  90% harga max disebut jangkit (tr)
 Waktu tegangan jatuh dari 90% hingga 10% : waktu jatuh (tf)
 Lebar denyut : didefinisikan sebagai waktu antara titik-titik 50% amplitudo.
Kalau saklar elektronik secara kontinyu buka-tutup maka terjadilah rentetan denyut yang terdidri atas pertukaran logika “0” dan logika “1”.
 Waktu antara titik-titik 50% naik dan turun sampai nol dan kembali adalah perioda.

Bentuk-bentuk pulsa square

tn = saat sebelum denyut lonceng

tn + 1 = saat sesudah denyut lonceng

Gambar 2.

Contoh : perubahan pulsa yang diinginkan

INPUT

OUTPUT

INPUT

OUTPUT

Gambar 3.
Rangkaian pembangkit pulsa
Rangkaian dasar

Gambar 4

 Pada saat saklar (S) off : tidak ada tegangan

 Pada saat saklar (S) on : ada tegangan
Untuk menghindari benturan / getaran pulsa maka digunakan rangkaian ; gambar dibawah ini.

R Q

S Q

Gambar 5
 9

Contoh Dasar.RS Flip-Flop dibangun dari gerbang NAND.

INPUT

Q
R
S

R Q

Q OUTPUT
Q

Gambar 6.
Level pulsa
 Dalam praktik : rangkaian digital bekerja berdasarkan dua (2) level tegangan yaitu :
a) Tegangan low adalah nol volt (0 volt) berlogika “0”
b) Tegangan high biasanya + 5 volt dc berlogika “”1”
Dalam tabel kebenaran untuk gerbang logika
 “0” Low) adalah false (salah)
 “1” (high) adalah true (benar)

Level logika dan kebenaran terhadap gangguan

Gambar 7a Gambar 7c
U b

R C

R B

Uo RL

Gambar 7b
U
+Ub
tpLH = tundaan penjungkir low  High
Logika "1"
UoH (min) tpHL = tundaan penjungkir High  Low
UiH (min)
Tak menentu
UiL (max)
UoL (max)
Logika "0"

Amplitudo denyut desah yang mampu mengubah masukan ke status tak menentu adalah :
UiL(max)  UoL (max), untuk status logika “0”
dan UoH (min)  UiH (min), untuk status logika “1”

 Bilangan itu masing-maisng dikenal sebagai : logaran desah DC taraf rendah dan tinggi
 Kalau amplitudo desah dan lebar denyut juga diperhatikan maka kita peroleh bilangan yang disebut : kekebalan desah AC.
Rangkaian Multivibrator sebagai pembangkit pulsa (square)
 Rangkaian analog
U cc

R1 R2 R1' R2'
1 1
C1 C1'
OUT OUT
0 0
t Q Q t

T1 T1'
Gambar 8a

Rangkaian Digital
 10

Gambar 8B.
INFORMASI TEORI
S R Q tn + 1 Keterangan
Qtn = tak ada perubahan
0 0 Q tn 1 = Memori
0 = tak ada memori
0 0 1 S = tidak menentu
0 Hanya pada saat S = “1”
0 1
Qtn + 1 = “1”
0 1
*
R-S FLIP-FLOP DENGAN TRANSISTOR

Q1 Q2
+ 12 V + 0,1 V

+ 0,1 V + 12 V

RS FLIP-FLOP GERBANG NOR

RS FLIP-FLOP GERBANG NAND

NOT RS FLIP-FLOP Tabel kebenaran Keterangan

S R Qtn + 1 Qtn = tak ada perubahan

0 0 S 1 = Memori
0 = tak ada memori
1 0 0
S = tidak menentu
0 1 1 Hanya pada saat S = “1”
1 1 Qtn Qtn + 1 = “1”

RS FLIP-FLOP GERBANG NOR

 11

RS FLIP-FLOP GERBANG NAND DIAGRAM PULSA RS FLIP-FLOP

 DOMINASI SET (S)

 DOMINASI (RESET ( R )

 RESET - SET (RS)

Simbol logika untuk clocked D Flip-Flop

Tabel kebenaran
tn tn + 1
D Q Q tn : saat sebelum diberi pulsa clock
0 0 1 tn + 1 : saat setelah diberi pulsa clock
1 1 0
Kontruksi D Flip-Flop adalah serupa dengan Clocked RS Flip-Flop,
dimana kebalikan masukan set (5) dihubungkan ke masukan Reset (R).
 12

D S Q
C p
1 R Q

Gambar diagram pulsa

INFORMASI

D Q
Q

Gambar 1. Simbol logika untuk clocked D Flip-Flop

 Clocked D Flip-Flop hanya mempunyai satu masukan untuk informasi, dengan D.

Informasi D ini akan masuk dalam Flip-Flop bila masukan pulsa clock logika “1”.
Jadi selama masukan clock berlogika “1” (keluaran Q dari Flip-Flop D akan mengikuti masukan data.
 Namun bila input clock akan menjadi rendah (berlogika “1”, masukan S dan R dari bagian
Flip-Flop RS akan berubah keadaannya, dan ahanya menyimpan data yang ada sebelumnya
(sebelum perubahan masukan clock). Dari sini dapat dilihat hasil tabel kebenarannya.

tn tn + 1 X = 0 atau 1
D Q Q D Q Q x = 1 atau 0
0 x x 0 0 1 tn = saat sebelum pulsa clock
1 x x 1 1 0 tn + 1 = saat setelah pulsa clock

Gambar 2. Rangkaian clocked D Flip-Flop dari gerbang NAND

 Pada RS Flip-Flop mempunyai 2 masukan informasi dan tidak membentuk pulsa clock.
Pada clocked D Flip-Flop mempunyai 1 masukan informasi dan selalu membutuhkan pulsa clock.
Masukan reset pada clocked D Flip-Flop dihubungkan dengan kebalikan masukan D
sehingga keadaan terdefinisi atau illegal tidak pernah terjadi.
Tabel kebenaran
Masukan Keluaran
C D Q Q Keterangan
0 0 X X x = 0 atau 1
0 1 X X = kondisi sebelumnya
1 0 0 1
1 1 1 0

Struktur Materi / Pekerjaan

JK FLIP-FLOP
 13

SIMBOL JK FLIP-FLOP

J Q
C L
K Q

RANGKAIAN JK FLIP FLOP DARI 4 BUAH GERBANG NAND

J Q

C L

K Q

RANGKAIAN JK FLIP-FLOP DARI 4 BUAH GERBANG NAND

TABEL KEBENARAN JK FLIP-FLOP

Materi Pelajaran
Kerugian dari sebuah rangkaian RS Flip Flip yaitu dalam hal kondisi yang tidak dapat ditentukan,
illegal yang dapat terjadi bila kedua masukannya = 1, hal ini tidak akan terjadi pada rangkaian JK FlipFlop.
Umpan balik dari masing-masing keluaran untuk melawan masukan,
hal ini untuk mencegah S dan R menjadi 1 pada saat yang bersamaan.
J Q
C L
K Q
Simbol JK Flip Flop
Bila J = K = 1, hanya ada 1 gerbang NAND yang dapat berpotensial rendah
sehingga hanya 1 keluaran yang dapat berpotensial tinggi atau 1

J Q

C L

K Q

JK Flip Flop adalah salah satu macam Flip Flop yang paling banyak diguankan dalam praktik.
Pada Flip Flop ini terdapat 3 buah input yaitu J, K dan CL, J dan K berfungsi sebagai pengendali,
jika J = 0 dan K = 0 maka output Q akan tetap seperti keadaan semula walaupun input CL berubah-uabah.
jika J = 1 dan K = 0, maka output Q akan di set (1) pada saat pulsa CL input bergerak dari 1 ke 0.
Jika J = 0 dan K = 1 maka output Q akan reset (0) pada saat pulsa CL input bergerak dari 1 ke 0.
Tetapi jika J = 1 dan K = 1 maka JK FlipFlop akan berfungsi sebagai T Flip Flop yaitu output akan berubah .
Jika CL bergerak dari 1 ke 0. Hal ini bisa dikatakan Toggle.
Tabel kebenaran.
CL J K Q Q Keterangan
0 0 0 X X X : Kondisi sebelumnya
0 0 1 X X
0 1 0 X X
0 1 1 X X
1 0 0 X X
1 0 1 0 1
1 1 0 1 0
1 1 1 X X Toggle
INFORMASI
 14

Komponen utama dari rangkaian logika sekuensial adalah multivibrato,yang terdiri dari 3 macam yaitu :
1. Multivibrator monostabil
2. Multivibrator astabil
3. Multivibrator bistabil
Namun dalam hal ini akan kita bahas tentang multivibrator monostabil dan astabil
MULTIVIBRATOR MONOSTABIL
1.1 Pengertian
Adalah sebuah multivibrator (flip-flop) yang mempunyai satu kondisi astabil .
Jika flip-flop ini dalam kondisi stabil, kemudian pada jalan masuknya kita berikan denyut sulut (tigger pulsa)
maka ia berguling ke kondisi yang lain, namun setelah lewati jangka waktu tertentu, flip-flop kembali ke kondisi stabilnya lagi.
Multivibrator jenis ini digunakan pada sistem digital untuk memperbaiki bentuk pulsa yang cacat,
mengubah lebar pulsa sesuai dengan kebutuhan.
Lebar denyut yang dikeluarkan oleh multivibrator ini dapat ditentukan (tergantung)
pada nilai harga R dan C sehingga dapat ditentukan dengan rumus :

Lebar denyut t = 0,7 . RC

/(0,69.RC)

1.2. Rangkaian sederhana multivibrator monostabil

1.3. Diagram pulsa

1.4. Prinsip kerja rangkaian

Rangkaian gambar 1, mempunyai kondisi stabil dan menetap disana hingga saat di trigger,
jika di trigger akan menjungkir ke keadaan tidak stabil bertahan disana sejenak
yang lamanya ditentukan oleh konstanta waktu RC.
Setelah itu pulsanya akan kembali lagi ke keadaan stabil, semula menunggu saat di triger lagi.
Namun dalam penggunaannya multivibrator monostabil di pasaran menggunakan
blok IC lihat data IC 74121, 74123.
VCC

3
A1 1 e

11 10
14 6
+VCC Q
4
A2 1
T

1
Q
5 G ND
B

Tabel Kebenaran
A1 A2 B Result
L X  Triger
X L  Triger
 H H Triger
H  H Triger
Keterangan :
L = Low
H = High
X = Tidak menentu
 = Kondisi 1 ke 0
 = Kondisi 0 ke 1
Simbol IC SN74121N
 15

MULTIVIBRATOR ASTABIL
2.1 Pengertian
 Multivibrator astabil adalah suatu rangkaian logika sekuensial yang akan menghasilkan sIgnal
berbentuk segiempat (square mave form). Rangkaian ini berfungsi untuk digunakan sebagai clock generator.
 Pulsa ini berfungsi untuk counting mengatur waktu kerja suatu sistem digital atau sebagai lonceng.
2.2. Prinsip kerja
 Multivibrator astabil mempunyai dua keadaaan namun tidak stabil pada salah satu diantaranya,
dengan kata lain multivibrator akan berada pada salah satu keadaannya selama sesaat dan
kemudian berpindah yang lain, disini multivibrator menetap untuk sesaat,
sebelum berpindah kembali ke keadaan semula.
 Perpindahan pulang pergi yang berkesinambungan ini menghasilkan suatu gelombang segi empat.
2.3. Membentuk multivibrator astabil

2.4. Diagram pulsa

Keterangan rangkaian
Rangkaian multivibrator astabil sangat baik digunakan sebagai penimbul pulsa yang
frekuensinya dapat kita tentukan dengan hanya merubah nilai kapasitas condensator
Contoh : Aplikasi pengatur waktu rangkaian terpadu IC 555 sebagai operasi astabil

RA

8 4
7 3 K e lu a r a n

RB

6 5
2 1

e 0 ,0 1 F

PENDAHULUAN
1. Pengertian
 Flip Flop Master-Slave  Flip-Flop majikan-hamba
Rangkaiannya terdiri atas dua buah Flip-Flop yang digabung menjadi satu,
sedangkan antara kedua sambungan clocknya dipasang gerbang NOT.
Kedua Flip-Flop tersebut ada yang berfungsi sebagai majikan (Master) dan berfungsi sebagai hamba (Slave).
2. Gambar rangkaian
2.1. RS MASTER-SLAVE FLIP-FLOP

Gambar 1. Blok diagram RS Master-Slave Flip-Flop

 16

Gambar 2. Rangkaian R-S Master Slave Flip-Flop

G e rb a n g N A N D
A d a n B d i j in k a n G e rba ng N A N D
A d a n B d ilu m p u h k a n

G e rb a n g N A N D G erb a n g N A N D
E d a n F d ilu m p u h k a n E d a n F d i ijin k a n

Gambar 3. Pembagian kondisi clock terhadap

perubahan bekerjanya gerbang NAND A-H pada gambar 2.

Tabel kebenaran
Simbol R-S MASTER - SLAVE
INPUT OUTPUT
STATE OF FLIP-FLOP
S R
AFTER CLOCK
0 0 Tidak berubah
0 1 0
0 0 0
1 1 Tidak dipakai

Keluaran Flip-Flop akan berubah ketika tepi negatif pulsa clock datang (perhatikan gambar 3.)
 Prosesnya
Jika sinyal clock “0” kedua gerbang NAND masukan ( A dan B) mempunyai keluaran “1” ,
sehingga flip-flop majikan tidak berubah keadaan (diset jika berlogika “0”.
Pada kondisi diatas (saat bersamaan), selama sinyal clock “0” inverter menyebabkan
masukan keadaan gerbnag E dan F memaksa flip-flop majikan memberikan isinya pada flip-flop hamba.
Ketika sinyal menuju positif (logika “1”) angka rangkian diatur demikian sehingga mula-mula
gerbang NAND E dan F ditutup (dilarang) dan gerbang NAND A dan B ke flip-flop majikan dibuka (didizinkan).

2.2. J-K MASTER-SLAVE FLIP-FLOP

Gambar 4. J-K Master-Slave

Gambar 5. diagram pulsa J-K Master-Slave (perubahan pulsa output, diclock dari “1” ke “0”)