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UNIVERSIDADE ESTÁCIO DE SÁ

FACULDADE DE ENGENHARIA

CURSO DE ENGENHARIA ELÉTRICA

DE SÁ FACULDADE DE ENGENHARIA CURSO DE ENGENHARIA ELÉTRICA CIRCUITOS SEQUENCIAIS E E X X P

CIRCUITOS SEQUENCIAIS

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LATCH

Data: 26/02/2011

Grupo: Antonio Barbosa da Silva Filho Rafael Miguel Alves

200901141278

Professor Franciso Jadson Miranda Viana

1. INTRODUÇÃO:

Montar circuito Latch RS; Latch RS-Controlado; Latch D.

2. OBJETIVOS:

Montar circuito Latch’s nas configurações acima utilizando CI’s 74LS02 e 74LS08.

3. LISTA DE MATERIAL:

Foi utilizado o placa de estudo Datapol conforme foto 1, o CI’s 74LS02, 74LS08 e fios jumpes.

conforme foto 1, o CI’s 74LS02, 74LS08 e fios jumpes. Foto 1 – Kit de estudo

Foto 1 – Kit de estudo Datapol

Pinagem do CI utilizado:

74LS02 74LS08
74LS02
74LS08

4. Montagem no MultiSim:

Utilizado o MultiSim 9 da Electronics Workbench para verificar o comportamento desse circuito através de simulação por computador.

VCC

Latch RS

5V B Q U1A Reset R1 Key = B 412 74LS02D Q_Barrado A Set U1B
5V
B
Q
U1A
Reset
R1
Key = B
412
74LS02D
Q_Barrado
A
Set
U1B
R2
Key = A
412
74LS02D
GND

Montagem do circuito Latch RS, na imagem acima verificamos o led Q acesso, pois estamos com a chave SET acionada (Nível Alto). Neste Lach temos o estado proibido, no qual não podemos colocar o SET e Reset em nível alto, pois traz uma inconsistência no circuito.

Latch RS Controlado

VCC

5V Reset B Key = B Clock Key = C U2B A Key = A
5V
Reset
B
Key = B
Clock
Key = C
U2B
A
Key = A
Set
GND

U2A

74LS08D

74LS08D

Q

U1A R1 412 74LS02D Q_Barrado U1B R2 412 74LS02D
U1A
R1
412
74LS02D
Q_Barrado
U1B
R2
412
74LS02D
Q U1A R1 412 74LS02D Q_Barrado U1B R2 412 74LS02D Na montagem do Latch RS Controlado

Na montagem do Latch RS Controlado, só verificamos mudança na saída quando do acionamento do Clock. Ou seja, colocando o clock em nível baixo podemos alterar o nível de SET e RESET para o valor desejado e ao colocar o Clock em nível alto temos a saída alterada conforme valores de entrada.

No caso da imagem acima temos o reset acionado e o clock em nível alto com isso a saída Q está com o LED apagado. Neste caso podemos evitar a passagem do estado proibido (SET e Reset em nível alto) colocando o Clock em nível baixo.

Latch D

VCC

5V J1 Reset Set Key = A Clock U3A Key = C U2B 74LS04D GND
5V
J1
Reset
Set
Key = A
Clock
U3A
Key = C
U2B
74LS04D
GND

U2A

74LS08D

74LS08D

Q

U1A R1 412 74LS02D Q_Barrado U1B R2 412 74LS02D
U1A
R1
412
74LS02D
Q_Barrado
U1B
R2
412
74LS02D
Q U1A R1 412 74LS02D Q_Barrado U1B R2 412 74LS02D Finalmente temos o Latch D, que

Finalmente temos o Latch D, que apresenta o mesmo comportamento dos demais porém nesse caso não existe a possibilidade de termos o caso proibido. Na parte prática utilizamos a saída normal e barrada da chave A do KIT, portanto não houve a necessidade de utilizar um terceiro C.I. para implementar o circuito.

5.

CONCLUSÃO:

Através de experiência prática e simulações por computador observamos o funcionamento do Latch RS, RS Controlado e D. Observando as restrições (Caso proibido). A parte teórica, prática e simulações foram todas dentro do esperado não havendo qualquer imprevisto.