Flip-Flop

FLIP-FLOP

4.1 Tujuan
¾ Mengenal berbagai macam flip-flop beserta karakteristik masing-masing, antara lain FF-SR,
FF-D, dan FF-JK.
¾ Mengetahui prinsip kerja rangkaian FF dan IC yang ada

4.2 Teori
Berbeda dengan percobaan sebelumnya, pada percobaan ini akan dikenalkan dasar
dari rangkaian yang bekerja berdasarkan urutan waktu (Sequential Circuits). Output dari
rangkaian sequential ditentukan oleh input yang terjadi sebelumnya. Dengan kata lain
rangkaian mempunyai memory. Sebagai rangkaian memori flip-flop dapat menyimpan
informasi dalam bentuk digit-digit bilangan biner ("0" dan "1").
Flip-flop yang banyak dikenal ada 3 macam, yaitu :
1. Flip-flop Set-Reset (FF-SR)
2. Flip-flop Delay atau Data latch (FF-D)
3. Flip-Flop J-K (FF-JK)

4.2.1. Flip-Flop SR (FF-SR)

Dasar dari rangkaian sequential adalah Flip-flop S-R (FF-SR) yang mempunyai
rangkaian sebagai berikut :
S R Qn+1 Ketarangan
U?A 0 0 Qn Hold
S 2
1 Qn' 0 1 0 Reset
3
1 0 1 Set
74LS02 1 1 Don't C are Tidak boleh

U?B
5
4 Qn
R 6

74LS02

Gambar 4.1 Rangkaian dasar Flip-Flop S-R

Keterangan :
Qn : kondisi awal sebelum FF diberi nilai tertentu
Qn+1 : kondisi Q setelah S dan R diberi nilai
S : masukan set
R : masukan Reset
Page 1 of 8
 Flip-Flop

Cara kerja FF-S-R

1. perlu diingat, suatu gerbang NOR mempunyai tabel kebenaran sebagai berikut :
A B OR NOR
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0

Sehingga apabila salah satu atau kedua masukan gerbang NOR adalah 1, maka
kelurannya adalah 0.
2. Karena rangkaian FF-SR dibangun dari gerbang NOR, maka jika salah satu masukan S
atau R berlogika 1, maka keluarannya akan berlogika 0.
3. Jika masukan S berlogika 1 dan masukan R berlogika 1, maka keluaran Q = Q = 0. Dalam
FF kondisi ini tidak boleh terjadi, karena keluaran Q dan Q tidak boleh sama.

4. Jika masukan S berlogika 1 dan masukan R berlogika 0, maka keluaran gerbang NOR ke-1
( Q ) akan berlogika 0, sehingga keluaran gerbang NOR ke-2 (Q) berlogika 1 atau dengan
kata lain dalam kondisi Set.
5. Jika masukan S berlogika 0 dan masukan R berlogika 1, maka keluaran gerbang NOR ke-2

(Q) akan berlogika 0, sehingga keluaran gerbang NOR ke-1 ( Q ) berlogika 1 atau dengan

kata lain dalam kondisi Reset.

6. Jika masukan S berlogika 0 dan masukan R berlogika 0 :
¾ sedangkan kondisi Q sebelumnya (Qn) adalah 1 dan Q sebelumnya ( Q n) adalah 0,

maka keluaran gerbang NOR ke-1 ( Q ) berlogika 0, sehingga keluaran gerbang NOR

ke-2 (Q) akan berlogika 1. (tetap/hold)

¾ Sedangkan jika jika Q sebelumnya (Qn) adalah 0 dan Q sebelumnya ( Q n) adalah 1,

maka keluaran gerbang NOR ke-2 (Q) akan berlogika 0, sehingga keluaran gerbang
NOR ke-1 ( Q ) berlogika 1. . (tetap/hold)

Jika diamati kondisi keluarannya sama dengan kondisi sebelumnya (hold)

Biasanya input A dan B tidak boleh secara serentak menuju nol agar Qa dan Qb dapat
dianggab selalu komplemen.

Percobaan FF-SR
4.2.1.1 Alat-alat :
¾ 1 buah protoboard
¾ 1 buah DC power suply
¾ 1 buah 7402, 7408
¾ 2 buah led
¾ 2 buah R = 330 Ω
¾ 1 buah saklar tekan
¾ 1 buah kapasitor 47pF dan R = 10K
¾ jumper.
Page 2 of 8
 Flip-Flop

4.2.1.2 Diagram Percobaan

U?A 220
+5 1 U?A QA
A 3 2
2 1
3
10K 7408 220
7402
Clock
100
U?A U?A QB
2
470nF 1 1
3 3
2 220
7402
B 7408

220
R

Gambar 4.2 Rangkaian Percobaan Flip-Flop R-S

4.2.1.3 Langkah-langkah percobaan

1. Susun rangkaian sesuai gambar 4.2
2. Beri masukan sebagaimana Tabel 4.1.
3. Masukan clock = 1 jika saklar dilepas, clock = 0 jika ditekan
4. Amati S, R, QA, dan QB catalah hasil pengamatan anda. Bagaimanakah hubungan QA, dan
QB.

4.2.1.4 Data Hasil Percobaan

Tabel 4.1 Data hasil Pengamatan Flip-Flop R-S
Clock A B S R QB QA
1 0 0
0 0 1
1 0 1
0 0 0
1 0 0
0 1 0
1 1 0
0 0 1
1 0 1
0 1 1
1 1 1
0 0 0
1 0 0
Keterangan :
¾ LED menyala = Logika 1
¾ LED padam = Logika 0
¾ Clock 1 = saklar dilepas
¾ Clock 0 = saklar ditekan
¾ QA = Q , QB = Q

Page 3 of 8
 Flip-Flop

clock

QB

Diagram Waktu FF-SR

Tabel 4.2 Data Penyederhanaan hasil Pengamatan Flip-Flop R-S

S R Qn+1
0 0
1 0
0 1
1 1

4.2.2. Flip-Flop D (FF-D)

FF-D memiliki 1 input yang disebut D (Data) serta 2 output yang disebut Q dan Q . pada

dasarnya FF-D diperoleh dari FF-SR yang salah satu inputnya didapat dengan meng-
komplemenkan input yang lain.
U?A
D S 1 U?A
3 A2
2 1
3
7408 Qn'
7402
Clock

U?B U?B
5
4 4 Qn
A
6 6
1 2 5
B 7402
R 7408
7404

Gambar 4.3 Rangkaian dasar Flip-Flop S-R

Tabel pengoperasian Flip-Flop D

Masukan Keluaran
Clock D S R Qn Qn’
0 1 1 0 Hold Hold
1 1 1 0 1 0
0 0 0 1 Hold Hold
1 0 0 1 0 1

Page 4 of 8
 Flip-Flop

Sehingga jika disederhanakan, maka tabel kebenaran FF-D adalah :

Tabel kebenaran FF-D

Masukan Keluaran
Clock D Qn+1(QB) = Q
1 0 Hold
1 1 Hold
0 0 0
0 1 1

Dimana keluaran FF-D akan sama dengan masukkannya, Jika D = 1, maka Q = 1, jika D = 0,
maka Q = 0.

Percobaan FF-D
4.2.2.1 Alat-alat :
¾ 1 buah protoboard
¾ 1 buah DC power suply
¾ 1 buah 7474
¾ 2 buah led
¾ 2 buah R = 220 Ω
¾ 1 buah R = 10 KΩ
¾ 1 buah C = 47pF
¾ 1 buah saklar tekan
¾ jumper.

4.2.2.2 Diagram Percobaan

+5
4

10K 2 5
SD

D Q
3 330
CLK 7474
CD

6
Q
47pF 330
1

Gambar 4.4 Rangkaian Percobaan Flip-Flop D

4.2.2.3 Langkah-langkah percobaan

1. Susun rangkaian sesuai gambar 4.4. Pada SD = 1 dan CD = 1.
2. Berikan input clock dan D sebagaimana Tabel 4.2.
Dimana untuk Clock 1 = saklar dilepas, sedangkan Clock 0 = saklar ditekan.

Page 5 of 8
 Flip-Flop

4.2.3.4 Data Hasil Percobaan

Tabel 4.3 Data hasil Pengamatan Flip-Flop D
D Clock Qn+1
0 0
0 1
1 1
1 0
1 1
1 0
0 0
0 1
0 0
1 0
1 1
0 1
0 0
0 1
1 1
1 0
1 1
0 1
0 0
0 1
0 0

Clock

Qn+1

Diagram waktu FF-D

4.2.3. Flip-Flop JK (FF-JK)

FF-JK dibangun dari 2 buah FF-SR yang dihubungkan menjadi satu, yaitu keluaran FF-
SR pertama menjadi masukan FF-SR kedua dan keluaran FF-SR kedua menjadi masukan FF-
SR pertama. FF-SR pertama disebut "master", FF-SR kedua disebut "slave". Hubungan kedua
FF-SR tersebut ditunjukkan dalam Gambar 4.5.

Tabel kebenaran FF-JK

J K Q Keterangan
0 0 Qn Hold = kondisi sebelumnya
1 0 1 Set
0 1 0 Reset
1 1 Qn' Toggle = kebalikan kondisi sebelumnya

Page 6 of 8
 Flip-Flop

U?A
MASTER
1 U?A U?A
J 2 12 2 SLAVE
13 S1 1 A 1 U?C
3 3 8
74LS11 2 S2 10 Q
7402 9
74LS08
7402
U?B U?B
5
3 4 B U?B U?D
K 4 6 6 11
5 R1 4 13 Q'
7402 6 12
74LS11 5 R2
7402
A 74LS08
Clock 1 2

7404

Gambar 4.5 Rangkaian dasar FF-JK

Percobaan FF-JK
4.2.3.1 Alat-alat :
¾ 1 buah protoboard
¾ 1 buah DC power suply
¾ 1 buah 7476
¾ 2 buah led
¾ 2 buah R = 220 Ω, 1 buah R = 10KΩ
¾ 1 buah saklar tekan
¾ jumper.

4.2.3.2 Diagram Percobaan

+5
2

4 15
SD

10K J Q
1 Clock 220
CLK
7476
47pF
CD

16 14
CAP K Q
220
3

Gambar 4.6 rangkaian Percobaan FF-JK

4.2.3.3 Langkah-langkah percobaan

1. Susun rangkaian sesuai gambar 4.5. Beri SD = H dan CD = H
2. Berikan input clock dan J-K sebagaimana Tabel 4.3. Perhatikanlah keluaran Q, amati apa
yang terjadi.

Page 7 of 8
 Flip-Flop

4.2.2.4 Data Hasil Percobaan

Tabel 4.3 Data hasil Pengamatan Flip-Flop J-K
J K Clock Qn+1
0 1 1
1 0 1
1 0 0
1 1 0
1 1 1
0 1 1
0 1 0
1 0 0
1 0 1
0 0 1
0 0 0
0 1 0
0 1 1
1 1 1
1 1 0
1 0 0
1 0 1
0 0 1

clock

Diagram waktu Flip-Flop J-K

Page 8 of 8