Anda di halaman 1dari 15

Hari/Tanggal : Nilai :

Sabtu, 28 Mei 2011


Job ke- : SR FLIP - FLOP Paraf :
3

I. Pendahuluan

Flip – flop adalah gerbang logika yang mempunyai dua


kemungkinan kedudukan yaitu Bi Stabil Memory. Rangkaian tersebut
disusun sedemikian rupa sehingga kalau ada suatu taraf Enable pada S
( C adalah kedudukan lawannya ), maka akan menghasilkan output Q
= 1 dan kalau ada taraf Enable pada C ( dengan S pada kedudukan
lawannya ),maka akan menghasilkan Q = 0 ( dan Not Q = 1 ).

Sebuah taraf Enable ( logic tinggi atau rendah tergantung pada


flip – flop yang dipakai ) akan menyebabkan respon output tertentu
taraf Enable tersebut dipasang pada input – inputnya .

II. Tujuan

 Siswa dapat memahami materi SR FF.

 Siswa dapat merangkai rangkaian SR FF.

 Siswa dapat menyebutkan cara kerja SR FF yang di buat dari


gate NAND.

 Siswa dapat menyebutkan cara kerja SR FF yang dilengkapi


dengan Enable.

III. Alat dan Bahan

a. 1 unit PC
b. Software Circuit Maker

IV. Teori
Rangkaian tersebut disusun sedemikian rupa sehingga kalau ada
suatu taraf Enable pada S ( C adalah kedudukan lawannya ), maka akan
menghasilkan output Q = 1 dan kalau ada taraf Enable pada C ( dengan
S pada kedudukan lawannya ),maka akan menghasilkan Q = 0 ( dan
Not Q = 1 ).
Sebuah taraf Enable ( logic tinggi atau rendah tergantung pada flip –
flop yang dipakai ) akan menyebabkan respon output tertentu taraf
Enable tersebut dipasang pada input – inputnya .
V. Gambar Kerja

VI. Langkah Kerja

a. Klik digital by function » gate NAND » 7400.

b. Klik switches » digital » logic display.

c. Klik digital animated » display » logic display.


d. Klik icon + untuk menghubungkan satu sama lain.

e. Klik simulation » digital mode » run


VII. HASIL KERJA

Tabel Kebenaran

Cloc S R Q Not Q
k
1 1 0 1 0
1 1 1 Tidak Tidak Terdefinisi
Terdefinisi
1 0 1 0 1
1 0 0 Tidak Tidak Berubah
Berubah
1 1 0 1 0
1 0 1 0 1
1 0 0 Tidak Tidak Berubah
Berubah
1 1 0 1 0
1 1 1 Tidak Tidak Terdefinisi
Terdefinisi
1 0 1 0 1

Ket : Tidak Berubah ( Not Change) dan Tidak Terdefinisi (Toogle)

Gambar Hasil :
Hari/Tanggal : Nilai :
Sabtu, 28 Mei 2011
Job ke- : JK FLIP - FLOP Paraf :
3

VIII. Timing Diagram

IX. Kesimpulan
SR Flip – flop yaitu flip – flop yang digunakan sebagai umpan balik
bagi gate berikutnya dan berfungsi menyimpan data sementara. Q dan
Not Q akan selalu bertolak belakang.

I. Pendahuluan

JK flip-flop sering disebut dengan JK FF induk hamba atau Master


Slave JK FF karena terdiri dari dua buah flip-flop, yaitu Master FF dan
Slave FF. Master Slave JK FF ini memiliki 3 buah terminal input yaitu J,
K dan Clock. Sedangkan IC yang dipakai untuk menyusun JK FF adalah
tipe 7473 yang mempunyai 2 buah JK flip-flop.

JK- Flip-Flop adalah rangkaian yang hampir sama dengan rangkaian


SR, kan tetapi terdapat pengecualian, kalau ada 2 buah input yang
tinggi pada saat yang berlawanan maka output JK- Flip Flop akan
melakukan toogle (membalikkan kedudukan outputnya). Jadi tidak
akan ada hasil yang tidak terdefinisi.

II. Tujuan

 Siswa dapat menjelaskan mengenai rangkaian JK-FF

 Siswa dapat memahami rangkaian JK-FF

 Siswa dapt mempraktekkan rangkaian

III. Alat dan Bahan

a. Satu unit PC

b. Software “Circuit maker”

c. Job Sheet ke-11

IV. Teori

JK- Flip-Flop adalah rangkaian yang hampir sama dengan rangkaian


SR, kan tetapi terdapat pengecualian, kalau ada 2 buah input yang
tinggi pada saat yang berlawanan maka output JK- Flip Flop akan
melakukan toogle (membalikkan kedudukan outputnya). Jadi tidak
akan ada hasil yang tidak terdefinisi.

V. Gambar Kerja
VI. Langkah Kerja

1. Buka aplikasi circuit maker dengan cara : klik Start -> all
Programs -> Circuit maker

2. Klik digital by function -> flip-flops-> 7476 1/2

3. Tempatkan IC JK

4. Klik switches -> digital -> logic switch

5. Tempatkan switch sebagai alat inputnya.

6. Klik digital animated -> display -> logic display

7. Tempatlan lampu sebagai outputnya,

8. Sambungkan gerbang tersebut dengan lampu dan switch


menjadi sebuah circuit dengan meng-klik tand (+) pada menu
toolbar

9. Lakukan simulasi dengan car klik simulation-> digital mode


->klik tanda start

10. Lakukan percoban sesuai table kebenaran

11. Lihat dan amati hasinya !

VII. Hasil Kerja

Table Kebenaran

INPUT OUTPUT
CLOC
J K Q Q’
K
0 0 0 0 1
0 0 1 0 1
0 1 0 0 1
0 1 1 0 1
1 0 0 1 0
1 0 1 1 0
1 1 0 0 1
1 1 1 1 0

Gambar Hasil :
VIII. Timing Diagram

IX. Kesimpulan

Rangkaian ini sama seperti SR flip flop. Akan tetapi terdapa


perbedaan yaitu pada rangkaian ini tidak ada yang tidak terdefinisi.
Karena, outputnya itu akan melakukan toogle (membalikkan hasil
output).
Hari/Tanggal : Nilai :
Sabtu, 28 Mei 2011
Job ke- : D FLIP - FLOP Paraf :
3

***
©2011
Digital (Ien’s Docs)

I. Pendahuluan

Rangkaian D Flip – Flop disusun dengan menambahkan 1 gerbang


NOT pada input Flip –Flop. D flip – flop adalah rangkaian flip – flop yang
hanya menggunakan atau memerlukan 1 masukan data atau input. D high
menset flip – flop tetapi rendah meresetnya.

II. Tujuan

 Dapat merangkai rangkaian D-FF menggunakan Circuit Maker

 Dapat membuktikan table kebenaran D-FF

III. Alat dan Bahan :


a. PC
b. Circuit Maker

IV. Teori

Rangkaian D Flip – Flop disusun dengan menambahkan 1 gerbang


NOT pada input Flip –Flop. D flip – flop adalah rangkaian flip – flop yang
hanya menggunakan atau memerlukan 1 masukan data atau input. D high
menset flip – flop tetapi rendah meresetnya.

V. Gambar Kerja
VI. Langkah Kerja

1. Buka Software Circuit Maker

2. Klik Digital by Function, pilih IC 7400 pada Gates NAND, kemudian


Place dan pilih IC 7404 pada Gates Inverter, kemudian Place sesuai
pada gambar rangkaian.

3. Klik Switches, lalu klik Digital dan pilih Logic Switch, kemudian Place.

4. Klik Digital Animated, klik Displays, pilih Logic Displays, kemudian


Place.

5. Pilih Wire Tool ( + ), kemudian sambungkan Logic Displays dengan


gates tersebut.

6. Klik Simulation, pilih Digital Mode.

7. Pilih Run Digital Simulation.

VII. Hasil Kerja

Tabel Kebenaran

Input Output
D Cl Q Q
0 0 Tidak
Berub
ah
0 1 0 1
1 0 Tidak
Berub
ah Gambar Kerja :
1 1 1 0
1-1

1-0

0-1

0-0

VIII. Timing Diagram


Clk

NQ

IX. Kesimpulan

Pada saat kondisi clock rendah, sinyal masukkan D tidak


mempengaruhi keluara Q. Sedangkan untuk sinyal clock yang tinggi,
maka akan diperoleh keluaran sesuai data D yang masuk saat itu.

***
©2011
Digital (Ien’s Docs)