Anda di halaman 1dari 4

TUGAS ELEKTRONIKA LANJUT II RIZKA BIMARTA 09/286904/PA/12926

RS Flip-Flop RS Flip-Flop yaitu rangkaian Flip-Flop yang mempunyai 2 jalan keluar Q dan Q
(atasnya digaris). Simbol-simbol yang ada pada jalan keluar selalu berlawanan satu dengan yang lain. RS-FF adalah flip-flop dasar yang memiliki dua masukan yaitu R (Reset) dan S (Set). Bila S diberi logika 1 dan R diberi logika 0, maka output Q akan berada pada logika 0 dan Q not pada logika 1. Bila R diberi logika 1 dan S diberi logika 0 maka keadaan output akan berubah menjadi Q berada pada logik 1 dan Q not pada logika 0.

Sifat paling penting dari Flip-Flop adalah bahwa sistem ini dapat menempati salah satu dari dua keadaan stabil yaitu stabil I diperoleh saat Q =1 dan Q not = 0, stabil ke II diperoleh saat Q=0 dan Q not = 1 yang diperlihatkan pada gambar berikut:

Tabel Kebenaran: S 0 0 1 1 1 0 1 B 0 1 1 0 1 0 1 Q 1 1 1 0 0 1 Qn Q 1 0 0 1 1 1 Qn Keterangan Terlarang Set (memasang) Stabil I Reset (melepas) Stabil II Terlarang Kondisi memori (mengingat)

Yang dimaksud kondisi terlarang yaitu keadaaan yang tidak diperbolehkan kondisi output Q sama dengan Q not yaitu pada saat S=0 dan R=0. Yang dimaksud dengan kondisi memori yaitu saat S=1 dan R=1, output Q danQnot akan menghasilkan perbedaan yaitu jika Q=0 maka Qnot=1 atau sebaliknya jika Q=1 maka Q not =0. ad 2. CRS Flip-Flop

Tabel kebenarannya: S 0 0 1 1 Keterangan: Qn = Sebelum CK Qn +1 = Sesudah CK


CRS Flip-flop adalah clocked RS-FF yang dilengkapi dengan sebuah terminal pulsa clock. Pulsa clock ini berfungsi mengatur keadaan Set dan Reset. Bila pulsa clock berlogik 0, maka perubahan logik pada input R dan S tidak akan mengakibatkan perubahan pada output Q dan Qnot. Akan tetapi apabila pulsa clock berlogik 1, maka perubahan pada input R dan S dapat mengakibatkan perubahan pada output Q dan Q not.

R 0 1 0 1

Qn +1 Qn 0 1 terlarang

ad 3. D Flip-Flop
D flip-flop adalah RS flip-flop yang ditambah dengan suatu inventer pada reset inputnya. Sifat dari D flip-flop adalah bila input D (Data) dan pulsa clock berlogik 1, maka output Q akan berlogik 1 dan bilamana input D berlogik 0, maka D flip-flop akan berada pada keadaan reset atau output Q berlogik 0.

Gambar 4. D flip-flop Tabel Kebenaran: D 0 1 ad 4. T Flip-Flop Qn+1 0 1

Gambar 5. T flip-flop Tabel Kebenaran: T 0 1 0 1 0 1 0 1 Q 0 0 1 1 0 0 1 1

Rangkaian T flip-flop atau Togle flip-flop dapat dibentuk dari modifikasi clocked RSFF, DFF maupun JKFF. TFF mempunyai sebuah terminal input T dan dua buah terminal output Q dan Qnot. TFF banyak digunakan pada rangkaian Counter, frekuensi deviden dan sebagainya. ad 5. J-K Flip-Flop
JK flip-flop sering disebut dengan JK FF induk hamba atau Master Slave JK FF karena terdiri dari dua buah flip-flop, yaitu Master FF dan Slave FF. Master Slave JK FF ini memiliki 3 buah terminal inputyaitu J, K dan Clock. Sedangkan IC yang dipakai untuk menyusun JK FF adalah tipe 7473 yang mempunyai 2 buah JK flip-flop dimana lay outnya dapat dilihat pada Vodemaccum IC (Data bookc IC). Kelebihan JK FF terhadap FF sebelumnya yaitu JK FF tidak

mempunyai kondisi terlarang artinya berapapun input yang diberikan asal ada clock maka

akan terjadi perubahan pada output.

Tabel Kebenaran: J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1 Qn (strep) Keterangan Mengingat Reset Set Togle