TEMA 1 FUNDAMENTOS DEL DISENO DEL HARDWARE DIGITAL

1.1. Introduccin o 1.2. Lenguajes para la descripcin de hardware o 1.3. Ciclo de diseo de los circuitos digitales n 1.4. Tecnolog de circuitos integrados as 1.5. Propiedades de los circuitos digitales 1.6. Test de los circuitos 1.7. Representaciones y niveles de abstraccin o 1.8. Conceptos bsicos a travs de un ejemplo a e 1.9. Procesamiento y simulacin del cdigo HDL o o 1.10. Dos simuladores de VHDL93: VeriBest y ModelSim 1.11. Lecturas recomendadas 1.12. Ejercicios de autocomprobacin o 1.13. Soluciones de los ejercicios

 FUNDAMENTOS DEL DISENO DEL HARDWARE DIGITAL

OBJETIVOS DOCENTES Una vez estudiado el contenido del tema y realizados los ejercicios prcticos, a deber saber: a Discutir la nalidad de los lenguajes para la descripcin del hardware (HDL) o y algunas de las principales ventajas que presenta su uso. Discutir el ciclo de diseo del hardware digital y el papel que desempean en n n el ciclo de diseo los HDL. n Discutir y comparar las caracter sticas de las siguientes tecnolog de fabricaas cin de circuitos integrados: full-custom ASIC, standard cell ASIC, gate array o ASIC, dispositivos programables en campo (FPGA, CPLD, PROM, PAL y PLA), y componentes estndar de pequeo y medio tamao. a n n Discutir las siguientes propiedades de los circuitos digitales: el retardo de los dispositivos, su ejecucin concurrente, la marginalidad en el diseo y la o n fortaleza de las seales. n Discutir el propsito y los fundamentos del test en diseo y manufactura, as o n como los conceptos: modelo de fallos, cobertura del test y calidad del test. Discutir la utilidad y composicin de los bancos de pruebas. o Discutir y comparar los niveles de abstraccin y representacin de los sistemas o o digitales. Discutir las etapas bsicas en el procesamiento del cdigo VHDL: anlisis, a o a elaboracin y ejecucin. o o Discutir los conceptos fundamentales de la simulacin de eventos discretos, en o particular la gestin del reloj de la simulacin y del calendario de eventos. o o Realizar, con lpiz y papel, la simulacin de eventos discretos de circuitos a o digitales sencillos. Instalar en su propio ordenador y realizar las operaciones bsicas de manejo a de algn entorno de simulacin de VHDL93 de su eleccin. Estas operaciones u o o bsicas incluyen al menos la edicin de modelos VHDL, su depurado usando a o el debugger, su simulacin y la visualizacin de los resultados. o o

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TEMA 2 CONCEPTOS BASICOS DE VHDL

2.1. Introduccin o 2.2. Unidades de diseo n 2.3. Entity 2.4. Architecture 2.5. Asignaciones concurrentes 2.6. Bloque process 2.7. Descripcin de la estructura o 2.8. Seales, variables y constantes n 2.9. Tipos de datos y operadores 2.10. Atributos 2.11. Librer as 2.12. Assert 2.13. Procedimientos y funciones 2.14. Lecturas recomendadas 2.15. Ejercicios de autocomprobacin o 2.16. Soluciones de los ejercicios

 CONCEPTOS BASICOS DE VHDL

OBJETIVOS DOCENTES Una vez estudiado el contenido del tema y realizados los ejercicios prcticos, a deber saber: a Discutir la nalidad de las unidades de diseo de VHDL entity, architecture, n package y conguration. Describir la interfaz de los circuitos digitales mediante unidades de diseo n entity. Discutir las caracter sticas y las diferencias entre los modos in, out e inout de los puertos. Discutir la sintaxis y la nalidad de las sentencias concurrentes simple, condicional y de seleccin. Dibujar el diagrama conceptual del hardware a que da o lugar la s ntesis de estas sentencias y el correspondiente circuito al nivel de puertas lgicas. o Discutir la sintaxis y la nalidad de la sentencia generate. Discutir la sintaxis y la nalidad de los bloques process y de las sentencias secuenciales de asignacin a seal, a variable, if, case y del bucle for. En o n casos sencillos, dibujar el diagrama conceptual del hardware a que da lugar la s ntesis del bloques process, y el correspondiente circuito compuesto de puertas lgicas y biestables. o Discutir cmo se realiza el modelado del retardo en VHDL. o Denir en VHDL la estructura de un circuito mediante instanciacin y coneo xin de otros circuitos. Asimismo, discutir la utilidad de la parametrizacin en o o la descripcin de un circuito. o Discutir las principales caracter sticas de las seales, variables y constantes en n VHDL. Discutir la diferencia entre seales y variables en lo que respecta al n retardo en la asignacin de los nuevos valores. o Discutir cules son los tipos predenidos de VHDL y sus operadores bsicos. a a Asimismo, discutir las nalidad, los operadores bsicos y las funciones de a conversin de los tipos de dato std logic, std logic vector, unsigned y o signed. Finalmente, discutir las caracter sticas de los tipos de dato time y string, as como de los tipos enumerados. Discutir qu son los atributos en VHDL y la nalidad de algunos de ellos. e

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 DISENO DE HARDWARE DIGITAL CON VHDL

Discutir qu nalidad tienen las librer en VHDL y conocer las librer ms e as as a comnmente usadas. u Discutir la utilidad de los procedimientos y funciones de VHDL. Discutir la nalidad de las sentencias assert y report.

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TEMA 3 DISENO DE LOGICA COMBINACIONAL

3.1. Introduccin o 3.2. Diseo para s n ntesis de lgica combinacional o 3.3. Funciones lgicas o 3.4. Multiplexor de 4 entradas 3.5. Restador completo de 1 bit 3.6. Sumador completo de 1 bit 3.7. Unidad aritmtico lgica e o 3.8. Lecturas recomendadas 3.9. Ejercicios de autocomprobacin o 3.10. Soluciones de los ejercicios

 DISENO DE LOGICA COMBINACIONAL

OBJETIVOS DOCENTES Una vez estudiado el contenido del tema y realizados los ejercicios prcticos, a deber saber: a Discutir qu caracter e sticas debe reunir un diseo para que el circuito resuln tante de su s ntesis sea combinacional. Disear circuitos lgicos combinacionales empleando VHDL, tales como funn o ciones lgicas, multiplexores, sumadores y restadores binarios, y ALUs, descrio biendo el comportamiento y/o la estructura del circuito. Describir un mismo circuito combinacional usando diferentes representaciones (comportamental, estructural o mixta) y empleando diferentes tipos de sentencias, tanto concurrentes como secuenciales. Programar y simular bancos de prueba para circuitos combinacionales, y analizar los resultados de la simulacin. o

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TEMA 4 REGISTROS Y MEMORIAS

4.1. Introduccin o 4.2. Registro de 4 bits 4.3. Registro multifuncin o 4.4. Registro de desplazamiento 4.5. Register le 4.6. Bus bidireccional y memorias 4.7. Lecturas recomendadas 4.8. Ejercicios de autocomprobacin o 4.9. Soluciones de los ejercicios

REGISTROS Y MEMORIAS

OBJETIVOS DOCENTES Una vez estudiado el contenido del tema y realizados los ejercicios prcticos, a deber saber: a Discutir la diferencia conceptual entre la operacin de reset s o ncrono y as ncrono. Describir ambas usando VHDL. Disear usando VHDL registros con las funcionalidades siguientes: reset, carga n serie y paralelo, lectura serie y paralelo, y desplazamiento de 1 bit hacia la derecha e izquierda. Programar usando VHDL bancos de pruebas para los registros que testeen las funcionalidades anteriores. Discutir las caracter sticas de los registros siguientes: registro de desplazamiento, registro multifuncin, register le y registro triestado. o Realizar el diseo comportamental y estructural usando VHDL de un register n le. Programar bancos de pruebas que lean los vectores de test de chero. Disear usando VHDL el acceso al bus de varios componentes mediante buers n triestado. Discutir los dos conceptos siguientes del lenguaje VHDL: driver de una seal n y funcin de resolucin. o o Disear en VHDL memorias RAM y ROM, y buses bidireccionales. n

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TEMA 5 DISENO DE LOGICA SECUENCIAL

5.1. Introduccin o 5.2. Diseo de mquinas de estado nito n a 5.3. S ntesis de lgica secuencial o 5.4. Flip-op JK 5.5. Mquinas de estado nito de Moore a 5.6. Mquinas de estado nito de Mealy a 5.7. Mquinas de estado nito seguras a 5.8. Lecturas recomendadas 5.9. Ejercicios de autocomprobacin o 5.10. Soluciones de los ejercicios

 DISENO DE LOGICA SECUENCIAL

OBJETIVOS DOCENTES Una vez estudiado el contenido del tema y realizados los ejercicios prcticos, a deber saber: a Disear usando VHDL distintos tipos de ip-op y sus bancos de prueba. n Disear usando VHDL el circuito latch. Discutir la diferencia entre un ip-op n y un latch. Discutir buenas prcticas aplicables al diseo para s a n ntesis de circuitos secuenciales s ncronos. Disear en VHDL mquinas de estado nito de Moore y de Mealy sintetizables, n a realizando el diseo tanto en base a la descripcin de su estructura al nivel de n o puertas lgicas y ip-ops, como en base a su comportamiento. o Disear y programar en VHDL bancos de pruebas de circuitos secuenciales n s ncronos. Discutir diferencias conceptuales entre los bancos de pruebas para circuitos secuenciales s ncronos y para circuitos combinacionales. Discutir qu son las mquinas de estado nito seguras y realizar el diseo de e a n este tipo de mquinas usando VHDL. a

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TEMA 6 METODOLOG DE IA TRANSFERENCIA ENTRE REGISTROS

6.1. Introduccin o 6.2. Operaciones de transferencia entre registros 6.3. Mquinas de estado nito con camino de datos a 6.4. Descripcin del programa RT usando VHDL o 6.5. Circuito detector de secuencia 6.6. Control de una mquina expendedora a 6.7. Lecturas recomendadas 6.8. Ejercicios de autocomprobacin o 6.9. Soluciones de los ejercicios

METODOLOG DE TRANSFERENCIA ENTRE REGISTROS IA

OBJETIVOS DOCENTES Una vez estudiado el contenido del tema y realizados los ejercicios prcticos, a deber saber: a Discutir los conceptos siguientes: operaciones RT, notacin RT, programa RT o y metodolog RT. a Discutir el ciclo de ejecucin de una operacin RT. o o Discutir los principios fundamentales de la programacin RT. o Dado un algoritmo, traducirlo a un programa RT. Describir usando VHDL programas RT sencillos y programar bancos de pruebas para testear estos diseos. n Discutir los conceptos fundamentales de la s ntesis de programas RT mediante FSMD. En particular, discutir la estructura general de la FSMD, cmo se o realiza la s ntesis del camino de datos y por qu la unidad de control puede e sintetizarse como una FSM.

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