Anda di halaman 1dari 7

PARAMETER GERBANG LOGIKA

Praktikan: Iskandar Setiadi (13511073)


Asisten 1 : Mahendra Aditya V. / 13209011 Asisten 2 : Fajar Arief P. / 13209099 Asisten 3: Moh. Arfandi M. / 13208054 Waktu Percobaan: 27 September 2012 EL2195-Praktikum Sistem DIgital Laboratorium Dasar Teknik Elektro Sekolah Teknik Elektro dan Informatika ITB

Abstrak Parameter gerbang logika merupakan karakteristik yang dimiliki oleh fungsi gerbang logika seperti voltage transfer, noise margin, dan propagation delay. Fungsi gerbang logika dipengaruhi oleh masukkan (input), operasi, serta keluaran. Percobaan ini akan meneliti karakteristik dari parameter gerbang logika sederhana dan menganalisisnya secara komprehensif. Kata kunci: Parameter gerbang logika, Voltage transfer, Noise margin, Propagation Delay 1. Pendahuluan Gerbang logika merupakan sebuah fungsi logika yang menerima masukkan (input) dan memberikan keluaran melalui operasi logika tertentu. Pada prinsipnya, gerbang logika dapat menerima tegangan tinggi (logika 1) maupun rendah (logika 0) dan mengembalikan tegangan tinggi ataupun tegangan rendah. Kondisi ideal dari gerbang logika merupakan kondisi yang diharapkan oleh praktisi dengan mengabaikan faktor-faktor penghambat lainnya. Pada kenyataannya, terdapat berbagai macam faktor lainnya seperti jeda waktu (delay) yang mempengaruhi efektivitas kinerja dari gerbang logika. Untuk tujuan itulah, penelitian parameter gerbang logika menjadi penting untuk menganalisis aspek-aspek praktis yang terjadi di lapangan. 2. Dasar Teori Gerbang logika merupakan suatu fungsi logika yang menerima masukkan dan memberikan keluaran melalui fungsi operan logika tertentu. Secara umum, sebuah gerbang logika menerima logika masukkan dalam dua jenis logika, yaitu logika 1 (High) dan logika 0 (Low). Beberapa jenis operasi yang terdapat dalam gerbang logika adalah NOT (inverter), AND, OR, NAND, dan NOR. Dalam membuat suatu gerbang logika, para praktisi biasanya menggunakan gerbang NOT, NAND, dan NOR karena memiliki beberapa keuntungan seperti 1. Jumlah transistor yang lebih sedikit dibandingkan NAND dan NOR dalam implementasi CMOS/TTL nya,

2.

Noise dan propagation delay yang dapat diminimalisir.

2.1 Fungsi Gerbang Logika

NOT Gate, atau inverter adalah sebuah gerbang logika yang memberikan keluaran negasi dari logika yang diterimanya. Sebagai contoh, ketika NOT Gate menerima masukkan 5 Volt (logika High), maka akan dikembalikan keluaran 0 Volt (logika Low).

Gambar 2.1-1 Inverter / NOT Gate

AND Gate adalah sebuah gerbang logika yang memberikan keluaran berupa hasil operasi AND dari dua / lebih masukkan logika.
Tabel 2.1-1 Tabel Kebenaran AND Gate

Input A 0 0 1 1 B 0 1 0 1

Output A AND B 0 0 0 1

Tabel kebenaran diatas menunjukkan hasil operasi dari AND Gate yang menerima dua buah masukkan A dan B dan menghasilkan keluaran dari fungsi gerbang logika.

School of Electrical Engineering and Informatics

Halaman

2.2 Efisiensi Parameter Gerbang Logika

Gambar 2.1-2 AND Gate

OR Gate adalah sebuah gerbang logika memberikan keluaran berupa hasil operasi OR dari dua / lebih masukkan logika.
Tabel 2.1-2 Tabel Kebenaran OR Gate

Keadaan ideal adalah sebuah keadaan teoritis yang digunakan untuk menyederhanakan permasalahan. Pada kenyataannya, terdapat keadaan yang mempengaruhi ketidak-idealan gerbang logika seperti yang disebutkan diatas karena karakteristik voltage transfer seperti noise margin, dan propagation delay. Voltage Transfer adalah plot dari tegangan keluaran gerbang logika VOut dibandingkan dengan tegangan masukan gerbang logika. Dari karakteristik ini dan dengan mengabaikan waktu tunda dari gerbang logika (sifat ideal), maka kita bisa mendapatkan beberapa hal sebagai berikut. Operating Point yang merupakan nilai tegangan keluaran dari gerbang logika, yaitu logika 1 maupun logika 0 dari fungsi gerbang logika tersebut. Noise Margin adalah jumlah dari tegangan efektif yang bisa ditoleransi oleh masukan gerbang logika tanpa mengubah nilai keluarannya. NML = VIL VOL NMH = VOH - VIH

Input A 0 0 1 1 B 0 1 0 1

Output A OR B 0 1 1 1

Tabel kebenaran diatas menunjukkan hasil operasi dari OR Gate yang menerima dua buah masukkan A dan B dan menghasilkan keluaran dari fungsi gerbang logika.

Propagation delay, atau disebut juga gate delay, adalah sebuah parameter yang mengukur jeda waktu masukan dengan keluaran gerbang logika. Ada dua parameter yang digunakan dalam gate delay ini, yaitu high to low propagation time (tPHL) dan low to high propagation time (tPLH). Dalam mengukur jeda waktu dari gerbang logika, biasanya dilakukan pada posisi 50% tegangan maksimal dari bentuk gelombang VIN dan VOUT dari fungsi gerbang logika.

Gambar 2.1-3 OR Gate

Selain tiga logika elementer diatas, terdapat logika NAND dan NOR yang merupakan hasil inversi dari logika AND dan OR secara berurutan.

Gambar 2.1-4 NAND Gate

Gambar 2.2-1 Grafik Propagation Delay *Referensi Gambar: http://asicsoc.blogspot.com/2008/12/transition-delay-and-propagationdelay.html

Gambar 2.1-5 NOR Gate

School of Electrical Engineering and Informatics

Halaman

3. Metodologi Pada praktikum ini, percobaan menggunakan berbagai macam alat seperti generator sinyal, osiloskop, power supply, bread-board, kit praktikum dan TTL NOR Gate. Percobaan 1A menggunakan kit Parameter Gerbang Logika Percobaan 1A & 1B, serta osiloskop dan generator sinyal dengan frekuensi 1KHz dan tegangan puncak 5V (Offset DC). Berikut ini adalah sketsa rangkaian yang dibuat:
Gambar 3-3 Bentuk Rangkaian Percobaan 1D

Percobaan 1E bertujuan untuk membuat rangkaian kombinasional logika sederhana, yaitu Q = A + B menggunakan NAND gate saja. Selain itu, digunakan pula generator sinyal seperti pada percobaan 1D untuk dilakukan verifikasi fungsi logika yang dibuat. Percobaan 1F bertujuan untuk meverifikasi gerbang logika NOR TTL menggunakan power supply dengan konfigurasi VCC = 5 V. Berikut ini adalah sketsa bentuk TTL yang digunakan:

Gambar 3-2 Bentuk Rangkaian Percobaan 1A

Percobaan 1B, yang bertujuan untuk mencari nilai NML dan NMH menggunakan kit praktikum Parameter Gerbang Logika Percobaan 1A & 1B, inverter TTL 74LS04, serta CMOS 4007 dengan menggunakan grafik hasil temuan dari percobaan 1A. Percobaan 1C bertujuan untuk mencari delay propagasi dari gerbang logika. Percobaan ini menggunakan kit praktikum Parameter Gerbang Logika Percobaan 1C, osiloskop dengan konfigurasi 1V/DIV serta TIME/DIV 0.2 mikro sekon, dan generator sinyal (frekuensi 300 KHz). Berikut ini adalah sketsa rangkaian yang dibuat:

Gambar 3-4 Bentuk Rangkaian Percobaan 1F

Gambar 3-2 Bentuk Rangkaian Percobaan 1C

Percobaan 1D bertujuan untuk menverifikasi fungsi logika yang digunakan. Pada percobaan ini, digunakan IC yang memiliki 3 input (74AC11MTC) dengan power supply untuk logika HIGH (5V) dan logika LOW (Ground). Berikut ini adalah sketsa rangkaian yang dibuat:

School of Electrical Engineering and Informatics

Halaman

4. Hasil dan Analisis


4.1 Voltage Transfer Characteristic dan Noise Margin dari IC 74LS04

Berikut ini adalah sketsa dari keluaran osiloskop:

Gambar 4-3 Grafik Sinyal Percobaan 1B TTL 74LS04 Tabel 4-1 Perbandingan Referensi vs Percobaan 74LS04

Gambar 4-1 Grafik Sinyal Percobaan 1A

Pola grafik diatas mengikuti pola inverter gate. Grafik ini hampir sama seperti yang tertera pada referensi. Perbedaannya adalah tingkat kemiringan dari grafik tersebut. Salah satu alasan perbedaan ini adalah jeda waktu (delay time) yang berbeda. Selain itu, tidak terhubungnya rangkaian dengan kapasitor dapat menyebabkan perbedaan gradien dari grafik yang dihasilkan.

VOL VOH VIL VIH

Referensi Min Max 0.5V 4V 0.8V 2V -

Percobaan Min Max 0.1V 4.5V 1V 2V -

Gambar 4-2 Grafik Sinyal Percobaan 1A Referensi *Referensi Gambar: http://en.wikipedia.org/wiki/Inverter_(logic_gate) Gambar 4-4 Grafik Sinyal Percobaan 1B CMOS 4007 Tabel 4-2 Perbandingan Referensi vs Percobaan CMOS 4007

4.2 Mencari Nilai NML dan NMH

Berikut ini adalah grafik dengan menggunakan TTL 74LS04:

VOL VOH VIL VIH

Referensi Min Max 0.5V 4V 0.8V 2V -

Percobaan Min Max 0.1V 4.5V 1V 2V -

Dengan demikian, dapat dihitung nilai NML dan NMH sebagai berikut: NML=VIL-VOL = 1V - 0.1V = 0.9 V
School of Electrical Engineering and Informatics

Halaman

NMH=VOH-VIH = 4.5V - 2V = 2.5 V Dari kedua percobaan diatas, kita mendapatkan NML dan NMH yang sama, walaupun gradien dari kedua grafik yang dihasilkan berbeda. Di sisi lain, nilai yang dihasilkan dari percobaan berbeda dengan referensi. Nilai NML referensi adalah 0.3 V dan NMH referensi adalah 2 V. Perbedaan hasil percobaan dengan referensi ini dapat disebabkan oleh beberapa faktor. Salah satunya adalah perbedaan antara keadaan ideal (referensi) dan keadaan di lapangan. Selain itu, akurasi dalam pengambilan data juga mempengaruhi beberapa hal, seperti besarnya tegangan serta gradien dari grafik yang dihasilkan. Hal ini tentunya mempengaruhi besaran VOL, VOH, VIL, serta VIH yang dihasilkan. Faktor lainnya adalah perbedaan hambatan yang tidak dapat diabaikan sehingga efisiensi V yang digunakan tidak sama dengan referensi.
4.3 Delay Propagasi

dengan 80 ns. Hasil ini berbeda 1 ns (setiap AND Gate) dengan datasheet referensi. Menggunakan datasheet IC 7408, nilai maksimum tPLH adalah 27ns. Setiap kotak pada osiloskop setara dengan 100ns, sehingga dari gambar 4-6 didapat tPLH adalah 35ns. Percobaan ini menggunakan 4 buah AND Gate yang dirangkai seri, sehingga setara dengan 70 ns. Hasil ini berbeda 9.5 ns (setiap AND Gate) dengan datasheet referensi. Hasil yang didapatkan cukup akurat karena masih dibawah nilai delay maksimum referensi (Gambar 46) dan memiliki perbedaan waktu yang cukup tipis dengan referensi (Gambar 4-5).
4.4 Verifikasi Fungsi Logika

Dengan menggunakan IC yang nomornya disamarkan, didapatkan hasil berikut ini:


Tabel 4-3 Logika Masukan vs Keluaran IC - 1

Berikut ini adalah grafik dengan menggunakan osiloskop terhadap IC 7408 yang digunakan:

P1 P2 P3 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

Y = f(P1,P2,P3) 0 0 0 0 0 0 0 L

Tabel 4-4 Logika Masukan vs Keluaran IC - 2 Gambar 4-5 Grafik Delay Propagasi High to Low (Negative Edge)

P1 P2 P3 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

Y = f(P1,P2,P3) 1 1 1 1 1 1 1 0

Gambar 4-6 Grafik Delay Propagasi Low to High (Positive Edge)

School of Electrical Engineering and Informatics

Halaman

Menggunakan datasheet IC 7408, nilai maksimum tPHL adalah 19ns. Setiap kotak pada osiloskop setara dengan 100ns, sehingga dari gambar 4-5 didapat tPHL adalah 40ns. Percobaan ini menggunakan 4 buah AND Gate yang dirangkai seri, sehingga setara

Perhatikan dua tabel kebenaran dari IC berbeda diatas. Tabel 4-3 menunjukkan hasil dari IC 74LS11 3-Input AND Gate karena logika 1 (HIGH) hanya terjadi saat P1, P2, dan P3 bernilai logika 1 (HIGH), atau dapat dituliskan Y = P1.P 2.P3 . Sedangkan tabel 4-4 menunjukkan kebalikannya, atau NAND Gate, menggunakan IC 74LS10 3-

Input NAND Gate. Logika 0 (LOW) hanya terjadi saat P1, P2, dan P3 bernilai logika 1 (HIGH), atau dapat dituliskan Y =

4.6 Gerbang Logika NOR TTL

P1.P 2.P3 .

4.5 Rangkaian Kombinasional Sederhana

Pada percobaan ini, akan di cek logika Q = A + B menggunakan NAND Gate saja. Berikut ini adalah penurunan logika yang akan digunakan: -Perhatikan bahwa

Tabel-tabel berikut mereprensetasikan hasil percobaan yang didapatkan, dengan penomoran simpul sesuai dengan gambar 3-4 pada metode percobaan. Saat IN A, IN B, IN C logika 0, maka V pada simpul:
Tabel 4-6 Tegangan Simpul (i)

( A + A) akan menghasilkan

A , demikian pula dengan ( B + B ) akan


menghasilkan

B.

-Dengan menggunakan prinsip dualitas, akan didapatkan bahwa

Q = A.B , sehingga Q = A.B .

-Mengaplikasikan A dan B yang didapatkan sebelumnya, kita akan mendapatkan persamaan

No. Simpul 1 2 3 4 5 6 7

Tegangan 0.912 V 5.08 V 5.08 V 4.57 V 218.6 mV 0V 4.20 V

Q = + A).( B + B ) (A

Saat IN A logika 1 serta IN B, IN C logika 0, maka V pada simpul:


Tabel 4-7 Tegangan Simpul (ii)

No. Simpul 1 2 3 4 5 6 7

Tegangan 0.929 V 5.08 V 5.08 V 4.57 V 177.8 mV 0V 4.19 V

Gambar 4-7 Sketsa Rangkaian dengan 74LS00

Saat IN A, IN B logika 1 serta IN C logika 0, maka V pada simpul:


Tabel 4-8 Tegangan Simpul (iii)

Tabel dibawah ini merupakan masukkan logika (HIGH/LOW) yang digunakan, serta keluaran yang dihasilkan:
Tabel 4-5 Tabel Kebenaran Q = A + B

A 0 0 1 1

B 0 1 0 1

Q 0 (1.3 mV) 1 (4.53 V) 1 (4.53 V) 1 (4.54 V)

No. Simpul 1 2 3 4 5 6 7

Tegangan 1.404 V 5.03 V 5.08 V 4.51 V 0.661 V 32.3 mV 4.16 V

School of Electrical Engineering and Informatics

Halaman

Hasil yang didapatkan ini sesuai dengan referensi, bahwa AND Gate bernilai logika LOW hanya ketika A dan B (masukan) bernilai LOW.

Saat IN A, IN B, IN C logika 1, maka V pada simpul:

Tabel 4-9 Tegangan Simpul (iv)

Operasi Q = A + B dengan NAND Gate saja dapat dituliskan sebagai Q = + A).( B + B ) . Dengan (A menggunakan VIN 5 Volt, maka hasil berupa logika rendah akan ditampilkan dalam mV oleh multimeter, sedangkan logika tinggi (logika 1) ditampilkan sekitar 4V oleh multimeter. 6. Daftar Pustaka [1] Brian Holdsworth and Clive Woods, Digital Logic Design Fourth Edition, N.wnes, 2002 [2] Fairchild Semiconductor, DM74LS04 Hex Inverting Gates, Fairchild Semiconductor Corporation, 1998 [3] Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design Third Edition, hal 27-31, McGrawHill, San Francisco, 2009 [4] Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design Third Edition, hal 123-126, McGrawHill, San Francisco, 2009 [5] Stephen Brown AND Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design Third EDITION, hal 134, McGrawHill, San Francisco, 2009

No. Simpul 1 2 3 4 5 6 7

Tegangan 2.608 V 0.976 V 5.06 V 0.782 V 1.851 V 0.917 V 85.1 mV

Berikut ini adalah tabel kebenaran dari gerbang logika NOR Gate menggunakan 3 input:
Tabel 4-10 Logika NOR Gate

P1 P2 P3 L L L L L H L H L L H H H L L H L H H H L H H H

P1 + P 2 + P3
H L L L L L L L

Perbedaan hasil yang didapatkan disebabkan oleh beberapa faktor, seperti besarnya hambatan serta noise margin gerbang NOR TTL yang berpengaruh pada hasil percobaan. 5. Kesimpulan Gerbang logika yang digunakan dalam praktiknya bersifat tidak ideal, yang artinya terdapat faktorfaktor nyata yang mempengaruhi fungsi logikanya. Salah satu karakteristik gerbang logika adalah voltage transfer yang menghasilkan operating point, noise margin, serta delay propagation. Seperti percobaan 1B, Noise margin mempengaruhi rentang voltase yang dapat diterima gerbang logika dan tetap dapat beroperasi dengan baik. Sedangkan seperti percobaan 1C, setiap gerbang logika memiliki gate delay yang berbeda-beda, didefinisikan sebagai delay waktu gerbang logika tersebut bekerja (biasanya dalam nano sekon). Percobaan lainnya memberikan verifikasi dari hasil operasi logika yang digunakan. Perbedaan hasil yang didapat disebabkan oleh sifat ketidak-idealan yang diuraikan diatas.

School of Electrical Engineering and Informatics

Halaman