Introduccin a los sistemas secuenciales

Unidad 1. Latches (Cerrojos Electrnicos)

En este documento se har la definicin componentes electrnicos conocidos como latches o cerrojos, adems de sus caractersticas y sus tipos ms representativos, y sus caractersticas de funcionamiento.

QU ENCONTRAREMOS EN ESTE DOCUMENTO?

Conceptos generales ........................................................................................ 3 Introduccin ....................................................................................................... 3 a. Latchs S-R................................................................................................ 4 b. Latch S-R con entradas activas a nivel alto (Biestable RS con compuertas NOR)................................................................................................................ 5 c. Latch S-R con entradas activas a nivel Bajo (Biestable RS con compuertas NAND) ............................................................................................................. 6 d. Latch S-R con entrada de validacin (Latch S-R con entrada de habilitacin)..................................................................................................... 7 e. f. Latch D (Latch D con entrada de habilitacin) ........................................... 8 Aplicaciones de los latches ....................................................................... 9

Enlaces de inters .......................................................................................... 10 Dnde podemos encontrar ms informacin .....................................................10

Conceptos generales
Introduccin
Son los elementos de memoria ms sencillos capaces de almacenar un (1) bit. Se usan como bloques bsicos en la construccin de biestables. El latch ( cerrojo) es un tipo de dispositivo de almacenamiento temporal de dos estados (biestables), que se suele agrupar en una categora diferente a la de los flip-flops. Bsicamente, los latches son similares a los flip-flops, ya que son tambin dispositivos de dos estados que pueden permanecer en cualquier de sus dos estados gracias a su capacidad de realimentacin, lo que consiste en conectar (realimentar) cada una de las salidas a la entrada opuesta. La diferencia principal entre ambos tipos de dispositivos esta en el mtodo empleado para cambiar de estado.

a. Latchs S-R Los latchs a diferencia de los Flip-Flops no necesitan una seal de reloj para su funcionamiento.

Figura1. Ejemplo de latch con compuerta NOR

Figura2. Ejemplo de latch con compuerta NAND

El ms simple latchs lgico es el RS, donde R y S permanecen en estado 'reset' y 'set'. El latch es construido mediante la interconexin retroalimentada de puertas lgicas NOR (ver figura) (negativo OR), o bien de puertas lgicas NAND (ver figura) (aunque en este caso la tabla de verdad tiene salida en lgica negativa para evitar la incongruencia de los datos). El bit almacenado est presente en la salida marcada como Q.

Figura3. compuerta NOR y tabla de la verdad

Figura4. compuerta NAND y tabla de la verdad

Para los latch (cerrojos) se pueden dar las siguientes combinaciones de entrada: set a 1 y reset a 0 (estado 'set'), en cuyo caso la salida Q pasa a valer 1; set a 0 y reset a 0 (estado 'hold'), que mantiene la salida que tuviera anteriormente el sistema; set a 0 y reset a 1 (estado 'reset'), en cuyo caso la salida Q pasa a valer 0; y finalmente set a 1 y reset a 1, que es un estado indeseado en los biestables de tipo RS, pues provoca oscilaciones que hacen imposible determinar el estado de salida Q.

b. Latch S-R con entradas activas a nivel alto (Biestable RS con compuertas NOR) El latch R-S (Reset-Set) con entrada activa a nivel alto es un tipo de dispositivo lgico biestable con dos salidas Q Q (una la complementaria de la otra), compuesto de dos puertas NOR acopladas tal y como muestra la Figura X-X. Se puede observar que la salida de cada puerta NOR se conecta a la entrada de la puerta opuesta.

Esquemas de latch R-S con entrada activa en nivel alto

Figura5. Smbolo lgico Figura4. Circuito combinacional Tabla de la verdad de latch R-S con entrada activa en nivel alto

Figura6. Tabla de la verdad

El funcionamiento del latch R-S con entrada activa a nivel alto se deriva del comportamiento de la puerta NOR (ver tabla de verdad). Si una de las entradas de una puerta NOR (de dos entradas) se mantiene a 0 la salida ser la inversa de la otra entrada. En consecuencia si en el latch R y S son 0, la salida del circuito se mantendr en el estado en el que estuviera (ver tabla de verdad del latch). Si la entrada R del latch se pone a 1 mientras que la entrada S permanece a 0, la salida Q se pondr a 0 sin importar su estado previo (en una puerta NOR en cuanto hay una entrada a 1 la salida es 0) y a su vez la salida negada, Q se pondr a 1, el latch pasar al estado de Reset. Si ahora R vuelve a 0 el circuito entrar de nuevo en su modo de memoria. De manera similar si S se lleva a 1 mientras R permanece a 0, entonces la salida negada Q se pondr a 0, con lo que la salida Q se colocar a 1. En resumen el funcionamiento del latch es el siguiente: La entrada R activa (1) realiza un RESET del latch (pone la salida a 0). La entrada S activa (1) realiza un SET del latch (pone la salida a 1). Si las entradas estn desactivadas (R=0 y S=0) la salida del latch no cambia (Qn=Qn-1). Si se activan las dos entradas (R=1 y S=1) el circuito no funciona correctamente (Q=0 y Q =0).

c. Latch S-R con entradas activas a nivel Bajo (Biestable RS con compuertas NAND) El latch R-S (Reset-Set) con entrada activa a nivel bajo es un tipo de dispositivo lgico biestable compuesto de dos puertas NAND acopladas tal y como muestra la Figura XX

Esquemas de latch R-S con entrada activa en nivel bajo

Figura8. Smbolo lgico Figura7. Circuito combinacional Tabla de la verdad de latch R-S con entrada activa en nivel bajo

Figura9. Tabla de verdad

Al comparar el funcionamiento de una puerta NAND con otra NOR podemos ver que si bien una puerta NOR se asemeja a un inversor cuando una de sus entradas est conectada a 0, la puerta NAND se asemeja a un inversor cuando una de sus entradas est conectada a 1 (ver tabla de verdad de una puerta NAND en la figura XX). Por tanto el modo de memoria del latch (Qn=Qn-1) corresponde en este caso con las dos entradas a 1. Si la entrada S se lleva a nivel bajo 0 la salida Q se pone a 1 (SET) y si la entrada R se lleva a nivel bajo 0 la salida Q ser 0 (RESET). De ah que a este latch se le d el nombre de latch con entrada activa a nivel bajo. En la Figura XX podemos apreciar la tabla de verdad correspondiente a este lacth.

d. Latch S-R con entrada de validacin (Latch S-R con entrada de habilitacin)

A menudo resulta de utilidad poder controlar el funcionamiento del latch de manera que las entradas se puedan activar en unos instantes determinados. El diagrama y el smbolo lgico de un latch con entrada de habilitacin se muestra en la Figura XX. Las entradas S y R controlan el estado al que va a cambiar el latch cuando se aplica un 1 en la entrada de habitacin (E, enable). El latch no cambiar de estado hasta que la entrada E est a nivel alto. Esta tercera entrada (E) permite habilitar o inhibir las acciones del resto de entradas.

Esquemas de latch S-R con entrada de validacin

Figura11. Smbolo lgico Figura10. Circuito combinacional Tabla de la verdad de latch R-S con entrada de validacin

Figura12. Tabla de verdad

Cuando la seal de habilitacin E est a nivel bajo, las seales S y R estarn a nivel alto sin importar el valor de las entradas R y S. Esto coloca al latch en su modo de memoria, evitando que la salida cambie de estado. Cuando se activa la entrada de habilitacin, las seales R y S se invierten y se aplican al latch S - R, es decir, el circuito acta como un latch R-S con entrada activa a nivel alto. La tabla de verdad se puede apreciar en la Figura XX.

e. Latch D (Latch D con entrada de habilitacin)

Existe otro tipo de latch con entrada de habilitacin que se denomina latch D. Se diferencia del latch S-R en que slo tiene una entrada (D), adems de la de habilitacin (E). La figura XX muestra el diagrama, el smbolo lgico y la tabla de verdad de este tipo de latch.

Esquemas de latch D con entrada de validacin

Figura14. Smbolo lgico Figura13. Circuito combinacional Tabla de la verdad de latch D con entrada de validacin

Figura15. Tabla de verdad

Al igual que antes, cuando la entrada de habilitacin E est a nivel bajo las seales S y R estarn a nivel alto y la salida del circuito no variar (modo memoria). Si la habilitacin est activa, la entrada D determina el valor de las seales S y R. Si D es 1 S ser 0 y R 1, lo que realizar el SET del circuito (Q=1) . Si D es 0 S ser 1 y R 0, lo que pondr el circuito a RESET (Q=0). En resumen cuando la habilitacin (E) est activa la salida Q toma el valor de la entrada D, y cuando est desactiva, la salida permanece en su estado anterior. Este dispositivo tambin es conocido como bscula D transparente y se emplea para almacenar un bit de informacin.

f. Aplicaciones de los latches Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un uso corriente es el diseo de maquinas de estado finitas electrnicas. En los libros hay aplicaciones donde se acostumbra a clasificarlos en tres grandes grupos: Contadores (y divisores de frecuencia) registros y mquinas de estado finitas (autmatas). Almacenamiento de datos en paralelo Divisin de frecuencia Contadores

Enlaces de inters
Dnde podemos encontrar ms informacin
Latch S-R. URL http://www.slideshare.net/farecrure/latches http://translate.google.com.co/translate?hl=es&sl=en&u=http://www.allaboutcircuits .com/vol_4/chpt_10/2.html&ei=fz8BTYGhJcOqlAetlK2lCA&sa=X&oi=translate&ct=r esult&resnum=13&ved=0CHAQ7gEwDA&prev=/search%3Fq%3Dlatch%2Bsr%26h l%3Des%26biw%3D1280%26bih%3D590%26prmd%3Div Latch con entrada activa en nivel alto. URL http://www.infor.uva.es/~jjalvarez/asignaturas/fundamentos/lectures/digital/Tema3_ secuenciales.pdf Latch con entrada activa en nivel bajo. URL http://www.algax.descubreweb.com/cgibin/asignaturas/etc/teoria/TEMA10_IntroduccionSecuenciales_dos.pdf Latch D. URL http://translate.google.com.co/translate?hl=es&sl=en&u=http://web.cs.mun.ca/~pau l/cs3724/material/web/notes/node13.html&ei=j0EBTe7hFYKglAer8f23CA&sa=X&oi =translate&ct=result&resnum=10&ved=0CF0Q7gEwCQ&prev=/search%3Fq%3DL atch%2BD%26hl%3Des%26biw%3D1280%26bih%3D590%26prmd%3Div

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