Universidad de Guanajuato

Divisin de Ingenieras Campus Irapuato Salamanca (DICIS)

MATERIA: ELECTRONICA DIGITAL II

PRACTICA 2.

INTEGRANTES:
JORGE OMAR GRANADOS JUAREZ ELIZABETH MARTINEZ BERNAL OSCAR JAIR MIRANDA CANCHOLA

FECHA: LUNES 08 DE OCTUBRE DE 2012

Prctica 2 Simulacin bajo VHDL

Objetivos.
Conocer el entorno de descripcin de circuitos VHDL y realizar simulaciones de funciones lgicas combinacionales y secuenciales, bsicas.

Habilidades.
Al finalizar la prctica el estudiante deber ser capaz de describir circuitos digitales bsicos y realizar su simulacin en el entorno integrado de descripcin y simulacin VHDL.

Lista de equipo y materiales:

1 Computadora PC 1 Licencia Active-HDL 6.2

Introduccin.
El proceso de diseo moderno de sistemas digitales consta de los siguientes puntos: 1 Planteamiento del problema 2 Diseo estructural 3 Descripcin y simulacin 4 Sntesis 5 Pruebas El primer punto consiste en un planteamiento, generalmente verbal, del problema que se desea resolver mediante tcnicas digitales. El segundo punto consiste en realizar el diseo de la solucin, empleando bloques funcionales bsicos y las tcnicas de diseo digital que son cubiertas en todo curso de electrnica digital, en forma terica. El tercer punto es materia de la presente prctica y consiste en realizar la descripcin VHDL de la solucin planteada y realizar una simulacin para comprobar la funcionalidad del sistema y verificar que cumpla con las especificaciones del problema planteado. Para

realizar este paso es necesario conocer y manejar las herramientas de diseo disponibles, que en el presente caso consiste en el entorno de diseo Active-HDL 6.2. Toda vez que el tercer punto ha sido cubierto satisfactoriamente y se desea llevar a cabo la realizacin fsica del circuito descrito bajo VHDL se puede proceder al cuarto paso que consiste en otro entorno de diseo que convierte la descripcin VHDL a un mapa de interconectividades de un circuito de cmputo reconfigurable que puede ser un CPLD (Complex Programmable Logic Device) o FPGA (Field Programmable Gate Array). Este paso concluye con la programacin de la interconectividad del dispositivo seleccionado y ser materia de las prcticas siguientes. Finalmente, el quinto paso del proceso de diseo digital consiste en la prueba fsica del dispositivo programado mediante la verificacin de su funcionalidad en la aplicacin para la cul fue diseado.

Desarrollo.
El proceso de descripcin VHDL y simulacin consiste en los siguientes pasos: 1 Llamada al entorno de diseo 2 Declaracin de las rutas del entorno de diseo 3 Creacin del archivo de descripcin 4 Edicin de la descripcin VHDL 5 Compilacin 6 Creacin de una forma de onda para simulacin 7 Simulacin 8 Verificacin funcional

1. Descripcin VHDL y simulacin de un circuito simple Con el objeto de ejemplificar el uso del entorno de descripcin y simulacin VHDL, el Instructor realizar el proceso completo, aplicndolo a una compuerta NAND de dos entradas. Siga las indicaciones del instructor para realizar el proceso de descripcin y simulacin del ejemplo y realice anotaciones detalladas sobre el uso del entorno Active-HDL 6.2. Reporte los resultados obtenidos.

2. Compuerta AND Siguiendo los pasos descritos en el punto 1 del desarrollo, realice la descripcin y simulacin de una compuerta AND y reporte el listado VHDL obtenido as como la forma de onda de simulacin. Muestre al instructor la forma de onda obtenida.

3. Compuerta OR Siguiendo los pasos del punto 1 del desarrollo realice la descripcin VHDL y simulacin de una compuerta OR reporte el listado VHDL obtenido as como la forma de onda de simulacin, mostrando al instructor la forma de onda obtenida.

Cuestionario.
1. Explique mediante un diagrama de flujo el proceso de descripcin VHDL y simulacin bajo el entorno Active-HDL.
INICIO

Crear un nuevo espacio de trabajo

Seleccionar nombre y ubicacin del espacio de trabajo

Seleccionar crear un diseo vacio

Seleccionar configuracin y lenguaje

Nombrar el diseo

Agregar un nuevo archivo VHDL

Desarrollo del programa

Compilar

No

Si

Simulacin

FIN 2. Realice la descripcin VHDL y simulacin una compuerta XOR 3. Repita la pregunta 2 para una compuerta XNOR. 4. Repita la pregunta 2 para un multiplexor 2-1 5. Repita la pregunta 2 para un demux 1-2.

Resultados.
Para esta prctica nosotros decidimos realizar tres cdigos: compuertas, multiplexor 2 a 1 y demultiplexor 1 a 2. En el primer cdigo pusimos todas las compuertas que se piden en la practica, tambin agregamos la compuerta NOT que no se pide. Posteriormente juntamos los 3 codigos en uno solo por medio de bloques para hacer la simulacin en un solo cdigo para ahorrar tiempo. Los cdigos que desarrollamos se presenta a continuacin, as como la simulacin obtenida: Compuertas.
library IEEE; use IEEE.std_logic_1164.all; entity compuertas is port( A,B: in std_logic; S: out std_logic_vector(6 downto 0) ); end compuertas; architecture simple of compuertas is begin S(0)<= not A; S(1)<= not B; S(2)<= B and A; S(3)<= B or A; S(4)<= B nand A; S(5)<= B xor A; S(6)<= B xnor A; end simple;

Multiplexor 2 a 1.
library IEEE; use IEEE.std_logic_1164.all; entity mux2_1 is port( A,B: in std_logic; Y: out std_logic; S: in std_logic ); end mux2_1; architecture simple of mux2_1 is begin process(A,B,S) begin case S is when '0' => Y <= A; when others => Y <= B; end case; end process; end simple;

Demultiplexor 1 a 2.
library IEEE; use IEEE.std_logic_1164.all; entity demux1_2 is port( A: in std_logic; Y: out std_logic_vector(1 downto 0); S: in std_logic ); end demux1_2; architecture simple of demux1_2 is begin process(A,S) begin Y(0) <= '0';

Y(1) <= '0'; case S is when '0' => Y(0) <= A; when others => Y(1) <= A; end case; end process; end simple;

El cdigo final es el siguiente:

library IEEE; use IEEE.std_logic_1164.all; entity Practica2 is port( A:in std_logic; B:in std_logic; S:in std_logic; Y:out std_logic; X:out std_logic_vector(1 downto 0); Z:out std_logic_vector(6 downto 0) ); end Practica2; architecture bloques of Practica2 is component mux2_1 is port( A,B: in std_logic; Y: out std_logic; S: in std_logic ); end component; component demux1_2 is port( A: in std_logic; Y: out std_logic_vector(1 downto 0); S: in std_logic ); end component; component compuertas is port( A,B: in std_logic; S: out std_logic_vector(6 downto 0) ); end component; begin

BLOQ1: mux2_1 port map(A,B,Y,S); BLOQ2: demux1_2 port map(A,X,S); BLOQ3: compuertas port map(A,B,Z); end bloques;

La simulacin obtenida es la siguiente:

Conclusiones.
En esta prctica describimos circuitos digitales, mediante el proceso de descripcin VHDL, haciendo la declaracin de variables junto con el archivo de descripcin, tal como el planteamiento de compuertas simples introduciendo elementos adicionales VHDL, as como tambin el diseo y la estructura del multiplexor definiendo un proceso descriptivo que permite el paso de 2 seales hacia una sola salida o una seal de control, y en el caso del demultiplexor se realiz de manera muy similar al multiplexor, despus realizamos la compilacin de nuestro diseo creando as la simulacin de ste en forma de onda y finalmente se verifica su funcionalidad. Elizabeth Martnez Bernal.

En esta prctica vimos las bases de la descripcin de un dispositivo en VHDL y su simulacin bajo el entorno ActiveHDL. Aplicamos los conocimientos previos sobre la descripcin de hardware para poder as simular un circuito, este caso uno que contena todas las compuertas lgicas para despus simularlo y ver si la salida corresponda con el diseo propuesto va caja negra. La simulacin es muy importante ya que nos dice si la lgica seguida en la descripcin es la correcta y si es as poder luego sintetizarla en un FPGA. Jorge Omar Granados Juarez. En esta prctica vimos el funcionamiento del programa Aldec Active HDL, el cual es un entorno que nos sirve para hacer programas descriptivos en el lenguaje VHDL de circuitos digitales y simularlos, su uso es muy simple y tiene todos los componentes necesarios en su interfaz. Realizamos la descripcin y simulacin de varios circuitos, algunas compuertas logicas asi como un multiplexor 2 a 1 y un demultiplexor 1 a 2. Nosotros decidimos realizar los 3 programas por separado pero juntarlos en uno solo por medio de bloques para simularlos al mismo tiempo. Los resultados obtenidos fueron los esperados ya que en la simulacin que se produjo pudimos comprobar la tabla de verdad de las compuertas y la activacin de las entradas del multiplexor y de las salidas del demultiplexor. Oscar Jair Miranda Canchola.