Universidade de Coimbra Departamento de Engenharia Electrotcnica e de Computadores ELECTRNICA II (2004/2005) Trabalho Prtico N 2 FETs: Caractersticas, Polarizao e Amplificadores

1.

OBJECTIVOS Determinar os parmetros que definem a caracterstica do JFET Construir um amplificador em source comum e polariz-lo Calcular o seu ganho e verific-lo experimentalmente

2. INTRODUO Um JFET um transistor controlado por tenso (VGS) no precisando de corrente na gate para funcionar. Quando VGS=0, o canal n tem largura mxima e aumentando VDS, IDS aumenta at estabilizar, IDSS - saturao. Por outro lado aumentando VGS (em mdulo - VGS negativa) polariza-se inversamente a gate o que por um lado faz com que a corrente de gate seja nula e por outro a zona do tipo p da gate v aumentando de tamanho, diminuindo a largura do canal n por onde passa IDS. Ao valor de VDS que estrangula o canal n chama-se VP.
S G D
n n

O comportamento DC do JFET pode ser descrito pela equao (1):

I DS

V = I DSS 1 GS VP

Esta equao aplica-se desde que o JFET esteja na zona de saturao, isto , desde que se verifique: VDS + VGS > VP . Visto que a impedncia de entrada do JFET muito elevada (superior a 100 M ), o seu modelo incremental para baixas frequncias compreende apenas dois parmetros relevantes: gm - transcondutncia directa rd - resistncia entre drain e source

D
G

+ vg s rd gm. g v s -

+ vd s -

Figura 1 - Smbolo do JFET (canal N) e modelo incremental para baixa frequncia

Alm disso, rd tambm um valor elevado (superior a 100 k face a valores normais para a ) resistncia aplicada ao drain e pode portanto ser desprezado na maioria das aplicaes. O valor de gm pode ser calculado por (2): 3.

gm =

I V di DS = 2. DSS . 1 GS . dvGS VP VP

DETERMINAO DE IDSS E DE VP

De acordo com (1) apenas necessrio conhecer os valores de VP e de IDSS para conhecer a caracterstica de sada para a zona de saturao. VP pode ser determinado com o auxlio do circuito da figura 2. Aumenta-se o valor de VGS (no sentido negativo) at obter uma indicao de impedncia infinita no ohmmetro (utilizar para esta medio uma

Lm d r d i i o e ta c rr n o e te
G

D
S

+ + = + V +

VG G

Figura 2 - Circuito para a determinao de VP

escala de 100 k ). Na figura 2 tambm aparece o circuito equivalente do ohmmetro digital (notar que preciso ligar ao drain o terminal do ohmmetro que tem tenso positiva). Como se v, o ohmmetro polariza adequadamente o circuito de drain do JFET, e a indicao de impedncia infinita (para uma escala de alta resistncia) significa que a corrente no circuito exterior muito baixa. Portanto, este um mtodo vlido de detectar a condio de pinch-off, e logo VP. A resistncia de 10 k simplesmente uma precauo contra o risco de aplicar uma corrente escessiva na gate. IDSS a corrente que flui atravs do drain quando VGS=0 e o JFET est saturado. Se fizermos VGS=0 e formos aumentando VDS, a corrente de drain vai subindo at estabilizar - e o valor em que estabiliza precisamente IDSS. Assim, IDSS pode ser determinado aumentando gradualmente VDD no circuito da figura 3 ao mesmo tempo que se monitoriza IDS.

I
D
S

V
VDD

Figura 3 - Circuito para a determinao de IDSS

4.

POLARIZAO
VDD=15V RD

CD + CS V0

ci vi

G S

A figura 4 mostra o chamado circuito de autopolarizao para o JFET canal N. Normalmente, em circuitos amplificadores, o JFET utilizado na zona de saturao. Ento, para estabelecer um determinado valor IDS, resolve-se a equao:

500k

RS

V I DS = I DSS . 1 GS , para obter VGS; a VP equao VGS = RS * I DS (3) permite obter RS.
Conhecido VGS e logo tambm VG=-VGS, determinase RD para obter o valor de VDS desejado. [ VDD = (RD+RS)* IDS + VDS ]

Figura 4 - Circuito de auto-polarizao para o amplificador source-comum

5.

AMPLIFICAO COM JFETS

No circuito da figura 4, o JFET est na configurao de source-comum. Com efeito, para a componente de sinal o condensador CS curto-circuita efectivamente a resistncia RS. Assim, o circuito equivalente para sinal ser o da figura 5: Como rd>>RD, rd pode ser desprezado face a RD. Assim, o ganho em voltagem expresso simplesmente por

+ vi 50 0k

+ vg s rd gm. g v s RD

+ v0 -

Figura 5 - Equivalente para sinal do circuito da figura 5

V0 = g m . RD Vi

6.

MONTAGENS

a) Determinar VP e IDSS utilizando as montagens das figuras 2 e 3. Os JFETs utilizados -BF245C - tm IDSS compreendido entre 12 e 25 mA e VP inferior (em mdulo) a -8V: b) Polarizar o circuito da figura 4, para

os valores apropriados para RS e RD (ver ponto 4. - Polarizao). c) Montar o circuito da figura 4, utilizando C0=Ci=0,22 F e CS tal que: RS*CS>10-2. d) Verificar os valores ID e VDS face aos pretendidos e explicar qualquer eventual divergncia (se necessrio, refazer as determinaes de VP e IDSS). e) Aplicar uma onda sinusoidal de 10 kHz a Vi. Determinar (experimentalmente) qual a mxima excurso simtrica que se obtm em V0. Justificar o valor encontrado. f) Tambm com uma onda sinusoidal de 10 kHz em Vi, medir o ganho o valor encontrado. 7. MATERIAL

1 I DS = . I DSS 3

VDS + VGS = VP + 2 . Determinar

V0 Vi

do circuito. Justificar

1 JFET BF245C Resistncias: 10 k, 500 k, outras conforme clculos Condensadores: 2x 0,22 F, outro conforme clculos 2 multmetros digitais Esquema do JFET BF245C (visto por baixo) Dreno (pino da esquerda), Source (pino do meio), e Gate, pino da direita