UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERA ELECTRNICA LABORATORIO DE CIRCUITOS DIGITALES II TEMA 1: Circuitos Latch y Flip

- Flops PROFESOR: Ing. Rafael Bustamante I. OBJETIVO Analizar el funcionamiento de diferentes tipos de flip-flops utilizados comercialmente.

II.

MATERIALES Y EQUIPO Protoboard, cables de conexin. CI. TTL: 7400, 7402, otros Resistencias = 120 ohm watts; leds. Fuente de c.c. +5 volt, VOL, ORC, generador de pulsos.

III. CUESTIONARIO PREVIO 1. Indique la diferencia entre los latches y los flip-flops. Diferencia entre los tipos de flip-flop y latch Los dos tipos de memoria comnmente utilizados en los circuitos de conmutacin son los latches y los flip-flops. Un latch es un elemento de memoria cuyas seales de entrada de excitacin controlan el estado del dispositivo. Un flip-flop difiere de un latch por el hecho de que tiene una seal de control llamada reloj. La seal de reloj emite una instruccin al flip-flop permitindole cambiar de estado de acuerdo con las seales de entrada de excitacin. En los latches y los flipflops, el siguiente estado queda determinado por las entradas de excitacin. Un latch cambia de estado de inmediato, segn sus seales de excitacin de entrada, mientras que un flip-flop espera la seal de su reloj antes de cambiar de estado. 2. Que son circuitos con entradas sncronas o asncronas. Los sistemas digitales pueden operar de manera sncrona o asncrona. Sistemas asncronos.- en estos tipos de sistemas las salidas de los circuitos lgicos pueden cambiar en cualquier momento siempre y cuando una o ms de sus entradas cambie. Sistemas sncronos.- el instante en que una salida pueda cambiar de estado se determina por medio de una seal llamada reloj. La seal de reloj se distribuye a todas partes del sistema y las salidas cambian de estado slo cuando del reloj presenta una transicin. Las transiciones son tambin denominadas flancos. A la transicin de 0 a 1 se le llama flanco de subida, y a la de 1 a 0 flanco de bajada.

3. Indicar la forma de operacin y la tabla de verdad de cada uno de los circuitos de la parte experimental. LATCH El lacht o cerrojo es un dispositivo lgico capaz de almacenar temporalmente dos estados debido a su sistema de realimentacin Lacth S R (Set Reset) Existen dos tipos de latch S R, uno con entrada activa en alto que compone de dos compuertas NOR y otro con entrada se activa en bajo, formado por dos compuertas NAND. La salida est conectada ala entrada de las compuertas, lo cual genera la realimentacin o feedback.

Para e anlisis tomaremos el latch SR con entrada en alto.

FLIP FLOP RS (Set Reset)

Haciendo el anlisis para cada una de las combinaciones obtenemos la siguiente tabla:

Para simplificar esta Tabla de Verdad, como primera observacin se nota que el nico caso en el cual los valores de Q y Q' no son complementarios es R=0 y S=0. En la terminologa tcnica empleada en el estudio de los circuitos lgicos, este es un estado es conocido como un estado no-definido. Con esto en mente, y agrupando las salidas similares por razones que pronto quedarn claras, la Tabla de Verdad toma el siguiente aspecto:

Analizando esta Tabla de Verdad, encontramos algunos detalles interesantes. Si las entradas toman los valores R=1 y S=0, las salidas tomarn los valores Q=0 y Q'=1. Y si las entradas cambian a los valores R=0 y S=1, las salidas cambiarn a los valores Q=1 y Q'=0. Esto es, cuando las entradas son complementarias, Q toma el valor deS. Al tomar las entradas los valores R=1 y S=1; existen dos salidas complementarias vlidas. Esto indica que al tomar ambas R y S el valor de 1, se retendrn a la salida los valores de la condicin previa, esto es, el circuito "recordar" su estado anterior. Por ejemplo, si la entrada tiene los valores R=1 y S=0, la salida tomar los valoresQ=0 y Q'=1. Al tomar la entrada los valores R=1 y S=1, la salida seguir reteniendo los mismos valores Q=0 y Q'=1. La nica manera de invertir la salida Q es aplicando la condicin R=0 y S=1. Despus de aplicar dicha condicin, el circuito mantendr la salida de Q=1 yQ'=0 al aplicrsele la condicin R=1 y S=1. Puesto que en el estado R=1 y S=1 las salidas pueden tomar dos valores que siempre sern complementarios, podemos simplificar an ms la Tabla de Verdad:

Esta Tabla nos quiere decir que para la condicin R=1 y S=1, si Q toma el valor de 1 entonces Q' tomar el valor de 0 o bien, si Q toma el valor de 0 entonces Q' tomar el valor 1. Ntese que cuando R y S son complementarios, el valor de S es igual al valor de Q y el valor de R es igual al valor de Q'. Tomando esto en consideracin, se acostumbra invertir de la siguiente manera las terminales de entrada para que estn de acuerdo con el orden en la figura de los valores que toman las terminales de salida:

Frecuentemente, este circuito se encierra en una "caja negra" representndosele de la siguiente forma:

Este bloque se conoce comnmente como el Flip-Flop R-S, aunque tambin se le conoce ampliamente como un R-S latch, y desempea un papel importante en los circuitos lgicos. El comportamiento de un flip-flop R-S (y de hecho el comportamiento de cualquier circuito lgico secuencial capaz de pasar de un estado estable a otro) puede ser descrito con un diagrama de tiempos como el siguiente, en el cual el paso del tiempo ocurre de izquierda a derecha:

En este diagrama de tiempos, al principio de la "accin" ambas terminales de entrada S y R estn puestas a un valor de "1" lgico, mientras que se supone que la salida Q se encuentra en un estado estable de "0". Como podemos ver, la terminal R recibe un descenso de "1" a "0" seguida de un ascenso que la regresa a su valor de "1", pero esto no produce efecto alguno en la salida puesto que para ello es la terminal S la que tiene que ser activada. Esto es precisamente lo que se lleva a cabo a continuacin, y podemos ver que al caer S de "1" a "0" la salida Q cambia de inmediato de "0" a "1". Tras esto, la terminal S es llevada de "0" a "1", y nuevamente se le aplica otro descenso, pero en esta ocasin ya no tiene efecto alguno sobre la salida Q, su efecto ya se dej sentir anteriormente. Por ltimo, con la salida Q ajustada a "1", la terminal R es llevada de "1" a "0", y en esta ocasin si produce un efecto inmediato, "reajustndose" la salida de Q a un valor de "0". Este diagrama de tiempos resume prcticamente todas las condiciones posibles que describen el comportamiento del circuito, como debe hacerlo un buen diagrama de tiempos.

Se debe tener en cuenta para el analizis que existe transitorios a la salida antes del resultado final.

Ecuacin caracterstica del LATCH S-R:

FLIP-FLOPS RS SINCRONO El flip-flop RS es un dispositivo asncrono. No opera en conjuncin con un reloj o dispositivo de temporizacin. El flip-flop RS sncrono opera en conjuncin con un reloj, en otras palabras opera sincronizadamente. Su smbolo lgico se muestra a continuacin. Es igual a un flip-flop RS aadindole una entrada de reloj.

Figura 3: Smbolo de un flip-flop SR sncrono

El flip-flop RS sncrono puede implementarse con puertas NAND. En las siguientes ilustraciones vemos primero como se aaden dos puertas NAND al flip-flop RS para construir un flip-flop RS sncrono. Las puertasNAND 3 y 4 aaden la caracterstica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la operacin del flip-flop RS sncrono. El modo de mantenimiento se describe en la primera lnea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que antes de la llegada del pulso de reloj. Este modo tambin puede llamarse de "inhabilitacin" del FF. La lnea 2 es el modo de reset. La salida normal Q se borrar cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperar hasta que el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe el modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1. La lnea 4 de la tabla de verdad es una combinacin "prohibida" todas las entradas estn en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.

Figura 4: Circuito elctrico equivalente de un flip-flop SR sncrono

Modo de operacin Mantenimiento Reset Set Prohibido

CLK

Tabla 2: Tabla de verdad de un flip-flop SR sncrono

Entradas S 0 0 1 1

R 0 1 0 1

Salida 1 1 1

Salida 1 0 1

No cambia

Las formas de ondas, o diagramas de tiempo, se emplean mucho y son bastante tiles para trabajar con flip-flop y circuitos lgicos secuenciales. A continuacin mostraremos un diagrama de tiempo del flip-flop RS sncrono. Las 3 lneas superiores representan las seales binarias de reloj, set y reset. Una sola salida Q se muestra en la parte inferior. Comenzando por la izquierda, llega el pulso de reloj 1, pero no tiene efecto en Q porque las entradas R y S estn en el modo de mantenimiento, por tanto, la salida Q permanece a 0. En el punto a del diagrama del tiempo, la entrada de set se activa en el nivel ALTO. Despus de cierto tiempo en el punto b, la salida se pone a 1. Mirar que el flip-flop ha esperado a que el pulso 2 pase del nivel BAJO a ALTO antes de activar la salida Q a 1. El pulso est presente cuando las entradas R y S estn en modo de mantenimiento, y por lo tanto la salida no cambia. En el punto C la entrada de reset se activa con un nivel ALTO. Un instante posterior en el punto d la salida Q se borra se pone a 0, lo cual ocurre

durante la transicin del nivel BAJO a ALTO del pulso del reloj. En el punto e est activada la entrada de set, por ello se pone a 1 la salida Q en el punto f del diagrama de tiempos. La entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace que la salida Q vaya al nivel BAJO o a la condicin de reset. El pulso 7 muestra que la salida Q sigue a las entradas R Y S todo el tiempo que el reloj est en ALTA. En el punto g del diagrama de tiempos, la entrada de set (S) va a nivel ALTO y la salida Q alcanza tambin el nivel ALTO. Despus la entrada S va a nivel BAJO. A continuacin en el punto h, la entrada de reset (R) se activa por un nivel ALTO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza con la transicin del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y despus en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas R y S estn a 1. La condicin de ambas entradas R y S en el nivel ALTO, normalmente, se considera un estado prohibido para el flip-flop. En este caso es aceptable que R y S estn en el nivel ALTO, porque el pulso de reloj est en el nivel BAJO y el flip-flop no est activado.

Figura 5: Diagrama de pulsos

IV. PARTE EXPERIMENTAL 1. completar para los circuitos mostrados su tabla de verdad. LATCH SR S 0 0 1 1 R 0 1 0 1 ACCION
DEJA IGUAL

Q=0 Q=1 d

FLIP FLOP SR S 0 0 0 1 1 FLIP FLOP SR SINCRONO R 0 0 1 1 1 0 1 X X X 0 1 0 1 Depende de la implementacin

Modo de operacin Mantenimiento Reset Set Prohibido

CLK

Entradas S 0 0 1 1

R 0 1 0 1

SALIDAS Salida Salida No cambia 1 1 1 0 1 1

FLIP FLOP TIPO D

D 0 0 1 1 Ecuacin:

0 1 0 1

0 0 1 1

FLIP FLOP TIPO JK

J 0 0 0 0 1 1 1 1

K 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

1 0 0 0 1 1 0 1

BIBLIOGRAFIA http://www.forosdeelectronica.com/tutoriales/flip-flops.htm http://www.ladelec.com/teoria/electronica-digital/193-flip-flop-flip-flop-rs http://en.wikipedia.org/wiki/Flip-flop_(electronics) http://www.c-jump.com/CIS77/CPU/Storage/G77_0040_rs_latch_example.htm http://en.wikipedia.org/wiki/File:SR-NOR-latch.png