ARQUITETURA DE COMPUTADORES FUNDAMENTOS 1 GRANDEZAS ELTRICAS E SUAS RELAES Grandeza Carga Voltagem Corrente Resistncia Capacitncia Lei de Ohm:

V = I x R. Relao entre a carga e a tenso: Q = C x V. Quando os terminais de um capacitor carregado so unidos atravs de um resistor, o capacitor se descarrega num tempo cuja ordem de magnitude dada por uma constante de tempo: Constante de Tempo = R x C. DIODOS Os diodos so dispositivos semicondutores que apresentam um circuito aberto quando a corrente tenta fluir numa direo reversamente polarizada e um circuito fechado para a direo diretamente polarizada. O diodo um componente com dois terminais, denominados anodo e catodo. Internamente constitudo de dois tipos de materiais semicondutores, P e N, cuja descrio no ser objeto deste texto. Uma representao simplificada da sua construo mostrada na Fig. 1 (a). Quando uma corrente flui num diodo, ela percorre do anodo para o catodo. A diferena de potencial entre o anodo e o catodo, no caso em que haja corrente eltrica fixa em 0.7 V para diodos de silcio, conforme Fig. 1 (b). Smbolo Q V I R C Unidade Coulomb Volt Ampre Ohm Farad

+ 0.7 V anodo P
(a)

catodo

N sentido da corrente
(b)

Figura 1. Diodo semicondutor (a) construo. (b) Smbolo.

Corrente 5mA

Corrente desprezivel

5V

5V

1K

(a)

(b)

Figura 2. (a) circuito com o diodo polarizado diretamente. (b) circuito com diodo polarizado reversamente.

LGICA A DIODO:
A B

A B

A B

C D

(a)

(c)

(e)
+Vcc

+Vcc
A

A B
B

R
R

S=A+B

+Vcc

A S =A . B

S=A.B+C. D

B
C
R

(b)

(d)
D

(f) Figura 3. Lgica a diodos: (a) smbolo da porta AND; (b) porta AND a diodos; (c) smbolo da porta OR; (d) porta OR a diodos; (e) diagrama lgico AND-OR; e (f) AND-OR a diodos.

TRANSISTORES Os transistores so dispositivos semicondutores que funciona como uma chave controlada. Existem dois tipos bsicos de transistores em funo da sua construo: NPN (Fig.4 a) e PNP (Fig. 4b). Os transistores do tipo NPN so construdos como dois diodos conectados conforme a Fig. 4 (c) , cujo smbolo mostrado na Fig. 4 (d).

Coletor

Coletor

Coletor

Coletor

Base

Base

N P N

Base

P N P

D1

D2

Base

Emissor

Emissor

Emissor

Emissor

(d) (c) (a) (b) Figura 4. Transistor. (a) NPN; (b) PNP; (c) modelo de um transistor NPN como dois diodos opostamente conectados e (d) smbolo de um transistor NPN. Um transistor funciona como uma chave, que ora fica aberta e outras vezes fechada. Assim uma corrente eltrica flui do coletor ao emissor do transistor, quando o mesmo est fechado. O controle do transistor feito atravs da base, que o terceiro terminal. Quando uma pequena corrente flui da base para o emissor o transistor entra em estado de conduo (chave fechada), permitindo a corrente de coletor a emissor. Esse comportamento do transistor possvel entender atravs da Fig. 4 a, que mostra o terminal base conectado ao diodo D1. A corrente de base faz com que desaparea o efeito do diodo D1, fazendo com que exista apenas o efeito do diodo D2 entre o coletor e o emissor. No caso de conduo entre o coletor e o emissor, a diferena de potencial entre esses dois terminais fica em torno de 0.2 V, para os transistores de silcio.
Coletor Coletor

Base Corrente de coletor

Base 0.2V

Corrente de base Emissor

0.7 V Emissor

(a)

(b)

Figura 5. (a) corrente eltrica num transistor NPN em conduo. (b) diferena de potencial entre os terminais do transistor NPN em conduo.

LGICA DIODO-TRANSISTOR

+Vcc +Vcc

A S B
A D2 B D1

R R S = (A.B)

D3 Q

(a)

(b)

Figura 6. NAND (a) smbolo lgico e (b) circuito em diodo-transistor.

ATRASOS DE PROPAGAO
Voltagem de entrada (Base)

(a)
Tempo Corrente de coletor 90%

(b)

10% Tempo TON TOFF

Figura 7. Resposta no tempo de um transistor. (a) onda quadrada de entrada. (b) resposta da corrente de coletor, em funo da entrada.

ARQUITETURA DE COMPUTADORES FUNDAMENTOS 2

INVERSOR TTL A Fig. 1 a mostra o smbolo lgico de um circuito inversor e a Fig.1b mostra um inversor padro TTL. A operao desse inversor pode ser entendido aplicando inicialmente uma entrada de 5 volts. Nesse caso, a juno base-emissor de Q1 ser polarizada reversamente. A juno base-coletor de Q1 tambm forma um diodo, e a corrente que flui atravs do resistor de 4 Kohms, fornecida pela fonte de +5 volts conectada numa de suas extremidades, ir polarizar diretamente essa juno. As junes baseemissor de Q2 e Q3 sero, tambm, polarizadas diretamente. Computando a partir do potencial de referncia, terra (GND), no emissor do transistor Q3, a base de Q3 deve estar em 0.7 volts devido a voltagem fixa de juno base-emissor do transistor de silicio. Pela mesma razo, a base de Q2 deve estar em 1.4 volts e a de Q1 em 2.1 volts. Esses valores de potenciais de base indicam que os trs transistores estejam em saturao.

(a)

(b)

Figura 1. Circuito inversor (a) smbolo lgico; e (b) circuito inversor com sada do tipo totem-pole. Consideramos agora o estado de Q4. A sua base deve ter aproximadamente 0.9 volts (computando os 0.7 volts da base de Q3 e a voltagem coletor-emissor do transistor Q2 em saturao, de 0.2 volts). Esse potencial de base em Q4 no suficiente para a sua saturao, pois o seu potencial de emissor deveria ser de 0.9 volts com o transistor Q3 em saturao e com o diodo D2 em conduo direta. Portanto, Q4 fica no estado de corte. O potencial de sada do inversor de aproximadamente 0.2 volts, relativo a tenso coletor-emissor do transistor em saturao. Consideremos agora a aplicao de uma entrada de 0 volts. Nesse caso, a juno base-emissor de Q1 polarizada diretamente, e uma corrente de 1.08 miliamperes flui externamente ao circuito, pela entrada. O potencial de 0.7 volts que aparece na base de Q1 no suficiente para sobrepujar trs quedas de tenso de diodos, o que faz com que nenhuma corrente flua atravs de Q2 e Q3, que ficam em estado de corte. Porm, uma corrente pode fluir atravs do resistor de 1.4 Kohms, juno base-emissor de Q4, e D2. O potencial de base de Q4 , inicialmente de 5 volts, cai para aproximadamente 3.8 volts. Q4 entra em saturao e uma outra corrente flui atravs do resistor de 130 ohms. O potencial de sada varia de 2.4 a 5.0 volts, e a corrente mxima de sada ser de aproximadamente 38 miliamperes. Essa corrente responsvel pela maioria da potncia consumida pelos dispositivos TTL. O propsito do diodo D1 visvel se considerarmos o efeito de uma entrada negativa. Qualquer voltagem suficiente para a polarizao direta do diodo ser curto-circuitado para o potencial terra, GND. Entradas negativas podem resultar de oscilaes, causadas por indutncias e capacitncias nos circuitos. Portanto, o diodo D1 pra rapidamente com essas oscilaes.

ESTGIOS DE SADA TOTEM-POLE E OPEN-COLLECTOR

A sada do circuito TTL da Fig.1b denominada totem-pole devido a sua semelhana com os totens. Um outro tipo de sada, denominado open-collector, ou coletor aberto, mostrado na Fig.2 a (smbolo de um inversor open-collector) e Fig. 2b (circuito inversor com sada open-collector). A diferena entre os dois tipos a falta do transistor Q4 e o diodo D1 na sada de coletor aberto, fazendo com que seja necessrio um resistor externo de pull-up para fixar o valor de sada quando o seu nvel lgico 1.

O.C. A S

(a)

(b)

Figura 2. Circuito inversor TTL com sada do tipo coletor-aberto: (a) smbolo lgico; e (b) circuito. O circuito de sada totem-pole mais complexo, porm mais veloz em relaao ao opencollector. Na sada de um circuito TTL existe uma capacitncia de carga CL, que consiste da capacitncia dos diodos das portas interligadas e da capacitncia das fiaes. O resistor de pull-up nas sadas de coletor aberto aumenta a constante de tempo RC consideravelmente. A sada totem-poleno pode ser usada em lgica de fiao (wired logic), pois se duas sadas totem-pole forem interligadas e os respectivos valores forem diferentes, uma corrente de quase 40 miliamperes deve fluir atravs dos transistores, excedendo a capacidade de dreno do transistor Q3 da sada de nvel lgico 0. As portas TTL de coletor aberto so disponveis para essa finalidade. O usurio nesse caso sacrifica a velocidade pela economia usando lgica de fiao. TTL THREE-STATE

(a)

(b)

Figura 3. Circuito inversor TTL com sada do tipo three-state: (a) smbolo e (b) circuito. Um circuito TTL three-state foi desenvolvido para operar como uma porta normal ou uma porta totalmente desconectada do circuito, no estado de alta impedncia. A Fig. 3 mostra um exemplo de um inversor three-state. Uma entrada zero na linha de controle faz com que o circuito opere normalmente, pois o inversor ligado a linha de controle tem valor de sada alto, fazendo com que a

juno base-emissor do transistor Q1 seja polarizado reversamente. Nessas condies, uma entrada zero do inversor polariza diretamente a juno base-emissor de Q1, causando o corte dos transistores Q2 e Q3. O diodo D2 reversamente polarizado nesse caso. Q4 fica em estado de saturao e a sada tem valor de 5 volts. Uma entrada de 5 volts no inversor faz com que Q2 e Q3 fiquem em saturao, e Q4 em estado de corte. A sada nesse caso tem valor de 0.2 volts. Porm, quando o controle passa para 5 volts, o inversor ligado ao controle faz com que a juno base-emissor de Q1 seja diretamente polarizado, fazendo com que os transistores Q2 e Q3 passem para o estado de corte. Q4 ficaria saturado, porm, com o diodo D2, agora diretamente polarizado, o potencial de base de Q4 no suficiente para a polarizao direta de Q4. Portanto, independente do valor de entrada do inversor, a sada se comporta como circuito aberto. Essa condio permite a construo de lgica de fiao usando circuitos three-state, com a preveno de excesso de corrente.

TRANSISTORES PMOS O transistor PMOS fcil de ser descrito atravs da Fig. 4. A rea do chip mostrada de aproximadamente 152.4 m2. O transistor fabricado sobre um substrato levemente dopado do tipo N. Duas regies P altamente dopadas so ento adicionadas e cobertas por uma camada isolante de dixido de silcio. As reas de contacto so disponibilizadas na camada isolante para prover os pontos de conexo para os terminais de dreno e de fonte. Esses terminais e a porta (gate) que fica sobre a camada isolante so usualmente de alumnio.

Figura 4. Construo fsica de um transistor PMOS. O transistor MOS consistindo de um isolante entre o alumnio e o substrato semicondutor, forma um capacitor de placas paralelas. O isolante de dixido de silcio fornece ao transistor uma alta impedncia de entrada (1010 a 1015 ohms). Se aterrarmos o substrato do transistor e aplicarmos um potencial negativo na porta, um campo eltrico ser estabelecido. A carga negativa da porta repele os eletrons da parte superior da camada isolante de dixido de silcio. Essa carga negativa deve parar, ento, na parte inferior da camada isolante, que por seu lado deve atrair cargas positivas (buracos) no substrato tipo N. Essas cargas positivas constituem o canal P induzido, que liga a fonte e o dreno. Se o dreno for negativo em relao fonte, uma corrente deve fluir da fonte para o dreno. A voltagem aplicada porta controla a densidade do canal P induzido e o fluxo de corrente. A Fig.5 mostra um exemplo de curva caracterstica para um transistor PMOS. Nota-se que quando a voltagem dreno-fonte mantida constante, a corrente de dreno aumenta com o incremento negativo da voltagem da porta.

Figura 5. Exemplo de curva caracterstica de um transistor PMOS. O smbolo de um PMOS mostrado na Fig.6. Como o transistor MOS se assemelha a um capacitor, o seu smbolo se assemelha ao de um capacitor. A flecha no terminal fonte aponta para a direo do fluxo de corrente. O substrato tambm se conecta fonte, embora o smbolo no indique esse fato, explicitamente.

Figura 6. Smbolo de um transistor PMOS.

INVERSOR PMOS A Fig.7 mostra um circuito inversor construdo inteiramente de transistores MOS. Nenhum resistor, diodo ou capacitor, usado, como em todos os outros circuitos digitais MOS. O inversor composto de dois transistores. O transistor Q1 realiza a inverso, enquanto que Q2 age como uma carga. Como a porta de Q2 ligada fonte de alimentao, o transistor fica sempre no estado ligado. A resistncia de carga provida por Q2 no linear, mas o circuito opera satisfatoriamente.

Figura 7. Inversor PMOS. Se a entrada 20 volts, Q1 conduz e a sua sada igual queda de voltagem entre a fonte e o dreno, ou seja, da ordem de -2 volts. Se a entrada aterrada, a sada tem o potencial da fonte de alimentao. Como no h corrente fluindo no h queda de tenso em Q2, e o potencial de sada 20 volts, caso em que -VDD seja igual a 20 volts.

Pela Fig.5 possvel notar que a entrada de 2 volts na porta de Q1 no aumenta significantemente a corrente de dreno ID do transistor, em relao a entrada de 0 volts. Assim, a faixa de nvel lgico 0 pode variar de 0 a 2 volts. NAND PMOS PMOS opera com uma tenso negativa aplicada sobre a porta. Um NAND de duas entradas pode ser visto na Fig.8. Cada uma das entradas controla um dos transistores, Q1 ou Q2. Um terceiro transistor Q3 age como carga do circuito.

Figura 8. NAND PMOS. Se as entradas A e B estiverem em 0 volts, nenhuma corrente flui atravs de Q1 ou Q2. Embora a porta de Q3 esteja polarizada negativamente, nenhuma corrente flui atravs do circuito. A voltagem de sada portanto de 20 volts. Se uma das entradas for de 20 volts, a sada continua sendo 20 volts, pois ou Q1 ou Q2 est em corte, prevenindo o fluxo de corrente no circuito. Aplicando 20 volts a ambas as entradas faz com que Q1 e Q2 conduzam. Como Q3 est sempre conduzindo, a sada agora passa a ser em torno de 3 volts. O circuito apresentado funciona como um circuito NAND em lgica negativa.

TRANSISTORES NMOS Um transistor NMOS, MOS de canal N, mostrado na Fig.9. Nesse caso um substrato de material P usado. Alm disso, as regies de dreno e fonte so construdas com semicondutores N. As polarizaes dos terminais so reversas em relao a um transistor PMOS, ou seja, a porta e o dreno so positivos em relao ao fonte. A medida que a porta se torna mais positiva, o canal N induzido cresce. O smbolo do NMOS semelhante ao do PMOS exceto a direo reversa da flecha, como indicada na Fig. 10. Um transistor NMOS mais rpido que um PMOS, devido a maior mobilidade dos eltrons no canal N.

Figura 9. Construo fsica de um transistor NMOS.

Figura 10. Smbolo de um transistor NMOS.

TRANSISTORES CMOS Os circuitos CMOS (Complementary Metal Oxide Semiconductor) usam um par de transistores PMOS e NMOS. Devido ao uso desses dois tipos de transistores o consumo de potncia em circuitos CMOS menor em relao aos outros circuitos MOS. O baixo consumo de potncia devido ao corte de um dos transistores, sempre que o outro estiver no estado de conduo. A Fig. 11 mostra um circuito inversos CMOS, onde uma fonte de alimentao de 15 volts aplicada. Se a entrada do inversor passa para 15 volts, as portas dos dois transistores so polarizadas positivamente. O transistor Q2 passa para o estado de corte enquanto o transistor Q1 entra em conduo. A sada ser de 0 volts pois nenhuma corrente passa pela fonte de alimentao atravs do transistor Q2.

Figura 11. Inversor CMOS. Agora, se a entrada passa para zero, Q2 passa a conduzir, enquanto que Q1 fica em corte, e a sada de 15 volts.

Nota-se que em ambos os valores de entrada, apenas um dos transistores fica no estado de conduo, proporcionando baixo consumo de energia nos dois casos.

MEMRIAS ESTTICAS Existem duas formas bsicas de se construir memrias RAM semicondutoras. As memrias RAMs podem ser estticas ou dinmicas. As memrias estticas no requerem o ciclo de reavivamento (refresh). As memrias dinmicas armazenam a informao em um capacitor, cuja carga deve ser reavivada numa frequncia de 500 cps (ciclos por segundo). A Fig. 12 mostra uma clula de memria esttica PMOS. Uma clula localizada pelas linhas de endereamento x-y, que atuam simultaneamente sobre todas as clulas posicionadas de forma matricial dentro do chip. Os transistores Q1 e Q3 formam um inversor, bem como os transistores Q2 e Q4. Os dois inversores so conectados para formar um flip-flop. Os transistores Q5 e Q6 agem como uma porta NAND acionada atravs do esquema de endereamento x-y, bem como Q7 e Q8.

Figura 12. Clula de uma memria esttica PMOS. Considerando-se que a memria como um todo possa ser vista como um sistema de coordenadas cartesianas bidimensional, cada clula localizada unicamente numa das interseces de linhas de endereamento x e y. Se uma voltagem negativa aplicada a apenas uma das linhas de endereamento y, os transistores Q6 e Q8 de todas as clulas ao longo dessa linha ficam ligados. Se uma linha x tambm acionada atravs de uma voltagem negativa, Q5 e Q7 de todas as clulas ao longo dessa linha ficam ligados. Porm, apenas uma nica clula, em que as linhas x e y estejam acionadas, que tem todos os transistores de seleo ligados. Em outras clulas apenas dois dos quatro transistores ficam ligados, se uma das linhas de endereamento coincidem com as linhas x ou y acionadas. Consideremos agora que o transistor Q2 esteja no estado de conduo e Q1 esteja no estado de corte, ou seja, est armazenado o valor lgico um na clula. Esse estado produz uma voltagem de -VDD no ponto 1 do circuito e 0 volts no ponto 2. Agora, para a leitura do contedo da clula, as linhas de endereamento x e y devem ser pulsadas com uma voltagem negativa, para acionar os transistores Q5, Q6, Q7 e Q8, e selecionar a clula. Em seguida, uma voltagem de VDD deve ser aplicada a ambas as

linhas de bits. Nesse caso, uma corrente deve fluir na linha de bit um, pois os transistores Q7, Q8 e Q2 esto no estado de conduo. Como Q1 est em corte, e o potencial no ponto 1 -VDD, nenhuma corrente flui na linha de bit zero. O contedo da clula de memria lido determinando qual das linhas de bit apresentam fluxo de corrente. A leitura da clula no-destrutiva, ou seja, o valor armazenado na clula no alterado durante o processo de leitura. A escrita na clula depende do valor a ser armazenado. Para escrever o um, as linhas de endereamento x e y so pulsadas, e a linha de bit um aterrada. Como o ponto 2 j se encontra em 0 volts, no ocorre nenhuma mudana no estado da clula. Para a escrita do zero, aps a pulsao das linhas de endereamento x e y, a linha de bit zero aterrada. Essa ao ir puxar o ponto 1 para o terra, mudando a voltagem de porta de Q2, que entra no estado de corte. Assim, a voltagem no ponto 2 passa a -VDD . A voltagem na porta de Q1 faz com que o transistor passe para o estado de conduo. Agora a clula de memria contem um valor zero.

MEMRIAS DINMICAS A Fig.13 mostra uma memria RAM dinmica NMOS que armazena informao num pequeno capacitor de 0.05 picofarads. Se a carga no capacitor alta, ento o valor um est armazenado. Uma memria dinmica deve ser reescrita, ou reavivada, aproximadamente 500 vezes por segundo. Supomos que o capacitor esteja carregado a 12 volts. Para a leitura dessa memria, a linha de leitura pulsada com 12 volts, acionando o transistor Q3. Q2 est em conduo devido a carga do capacitor. Assim, aplicando 12 volts na linha de sada de dados, provoca um fluxo de corrente nessa linha. Se o capacitor estivesse descarregado, Q2 estaria em corte e no haveria fluxo de corrente. Para a escrita de um, a linha de escrita pulsada, acionando o transistor Q1. Ento, uma tenso de 12 volts aplicada linha de entrada de dados. Uma corrente flui atravs do circuito at que o capacitor seja carregado. A escrita de zero realizada aterrando a linha de entrada de dados, que causa a descarga do capacitor.

Figura 13. Clula de memria dinmica NMOS.

ARQUITETURA DE COMPUTADORES FUNDAMENTOS 3

CIRCUITO LATCH SR O circuito da Fig. 1 denominado latch SR. As denotaes S e R so respectivamente referentes ao acionamento, ou ligamento (Set), e ao zeramento ou desligamento (Reset). As sadas Q e Q devem assumir valores complementares, quando acionados adequadamente, isto sem acionar simultaneamente as entradas S e R.

Figura 1. Latch SR. (a) diagrama lgico. (b) smbolo. No estado de repouso o circuito deve ter as entradas S e R iguais a zero, e a sada Q deve estar em um dos estados estveis (Q = 0 ou Q = 1). Para o ligamento preciso elevar a entrada S para um. Se o estado anterior era zero (Qant = 0) ento o valor de sada deve inverter para Q = 1, que representa o estado ligado. Se o estado anterior era um (Qant = 1), a sada continua com o mesmo valor Q = 1, aps o acionamento de S. Para o desligamento preciso elevar a entrada R para um. Se o estado anterior era zero (Qant = 0) ento o valor de sada ser mantido em Q = 0, que representa o estado desligado. Se o estado anterior era um (Qant = 1), a sada dever ser invertida , para Q = 0, aps o acionamento de R. Como circuito latch as entradas S e R no devem ser acionadas simultaneamente, pois nesse caso, ambas as sadas Q e Q assumem o valor zero.

CIRCUITO LATCH SR COM RELGIO A Fig. 2 mostra um circuito latch SR com o uso de uma entrada CK (relgio) para o controle do momento de acionamento. A entrada CK tendo o valor zero no permite alterar o estado do latch, mesmo que as entradas S e R sejam alteradas. Para alterar o estado do circuito necessrio acionar as entradas S ou R, juntamente com a entrada CK.

Figura 2. Latch SR com relgio. (a) diagrama lgico. (b) smbolo. O uso do relgio permite sincronizar o acionamento dos latchs num sistema onde diversos desses circuitos latch so utilizados, como registradores, contadores, etc.

CIRCUITO LATCH D COM RELGIO A Fig. 3 mostra um latch do tipo D, onde existe uma nica entrada D para o acionamento e um relgio de controle CK. Como a entrada D invertida internamente, resolvido o problema de ambiguidade nas entradas S e R dos casos anteriores.

Figura 3. Latch tipo D. (a) Diagrama lgico. (b) Smbolo.

CIRCUITO LATCH USANDO PORTAS NAND A Fig. 4 mostra uma outra forma de se construir um circuito latch, agora usando portas NAND, ao invs de NOR como nos casos anteriores. Nota-se que o circuito funciona de forma anloga ao latch da Fig.1, exceto que as posies das sadas so contrrias, e as entradas S e R devem repousar no valor um. O ligamento ou desligamento so acionados abaixando o valor das entradas S ou R, respectivamente.

Figura 4. Latch SR com portas NAND. (a) Diagrama lgico. (b) Smbolo.

FLIP-FLOP D, SENSVEL BORDA DE SUBIDA Os latchs so circuitos biestveis, ou seja, circuitos que apresentam dois estados estveis. No caso especfico do latch tipo D, da Fig. 3, possvel alterar o estado do latch acionando a entrada D, durante o perodo em que o relgio CK esteja no nvel um. Portanto, esses latchs so denominados sensveis ao nvel. Existem circuitos biestveis que s podem ter o estado alterado durante a subida do relgio. So os flip-flops sensveis borda de subida. A Fig. 5 apresenta o diagrama lgico de um flip-flop tipo D, sensvel borda de subida. Nota-se as portas NAND numeradas de 1 a 6 para facilitar a descrio. Assim, os NANDs de 1 a 4 so usados para controlar o ligamento ou desligamento do latch composto pelos NANDs 5 e 6. fcil notar que no estado de repouso, com o valor de entrada zero no relgio (CK = 0), as entradas no latch so iguais a um, estado de repouso do latch construdo com portas NAND, conforme a descrio da Fig.4. tambm possvel de se verificar os valores das demais entradas dos NANDs 1 a 4, em funo da entrada D. Dessa forma possvel verificar que quando ocorre a borda de subida do relgio CK, as entradas do latch formado pelos NANDs 5 e 6 so modificados para D e D. Assim, uma dessas entradas, cujo valor vai para zero aciona o latch, podendo alterar o seu estado, dependendo do estado anterior. possvel notar que aps a borda de subida do relgio CK, as entradas dos NANDs 1 a 4 so alteradas de tal forma que uma eventual inverso da entrada D no afeta as entradas do latch formado pelos NANDs 5 e 6, mesmo com a entrada do relgio CK no nvel um. E quando a entrada do relgio volta para o valor zero, volta o estado de repouso do flip-flop. A Fig. 6 mostra os smbolos de flip-flops tipo D, sensveis borda de subida e descida, onde so inclusas as entradas PR, preset, correspondente ao ligamento assncrono e CLR, clear, relativa ao desligamento assncrono, normalmente existentes nos circuitos integrados.

Figura 5. Diagrama lgico de um flip-flop tipo D, sensvel borda de subida.

Figura 6. Smbolos de flip-flops tipo D. (a) Sensvel borda de subida. (b) Sensvel borda de descida.

FLIP-FLOP JK, SENSVEL BORDA DE SUBIDA A Fig. 7 mostra uma modificao do circuito do diagrama da Fig.5, onde as sadas Q e Q so realimentadas na entrada D do flip-flop, usando duas entradas, J e K. O circuito combinatrio construdo pode ser expresso pela equao: D = J.Q + K.Q. (1)

Consequentemente, pela equao (1), possvel destacar as seguintes formas de acionamento de um flip-flop JK:

a) b) c) d)

Quando J = 0 e K = 0, o valor de D = Qant, ou seja, no h mudana de estado; Quando J = 1 e K = 1, o valor de D = Qant, ou troca de estado (toggle); Quando J = 1 e K = 0, o valor de D = 1, e ocorre a introduo de um, ou ligamento; e Quando J = 0 e K = 1, o valor de D = 0, e ocorre a introduo de zero, ou desligamento.

Figura 7. Diagrama lgico de um flip-flop JK sensvel borda de subida.

A Fig. 8 mostra os smbolos de flip-flops JK, sensveis borda de subida e descida, onde so tambm inclusas as entradas PR, preset, ligamento assncrono e CLR, clear, desligamento assncrono, normalmente existentes nos circuitos integrados.

Figura 8. Smbolos de flip-flops JK. (a) Sensvel borda de subida. (b) Sensvel borda de descida. DIAGRAMA LGICO DE UM CIRCUITO DE MEMRIA 4X3 USANDO LATCHS

Figura 9. Diagrama lgico de um circuito de memria 4x3, usando latchs sensvel ao nvel.

ARQUITETURA DE COMPUTADORES FUNDAMENTOS 4 BLOCOS FUNCIONAIS PRINCIPAIS DE UM COMPUTADOR MULTIPLEXADOR Os multiplexadores so circuitos combinatrios que permitem selecionar uma entrada, dentre um conjunto de entradas, para fazer conexo lgica com a sada. Assim, num determinado instante, o valor da sada deve ser igual ao valor da entrada selecionada. A Fig. 10a mostra o diagrama lgico de uma implementao de um multiplexador de quatro entradas simples A,B,C e D, e sada X. As linhas S0 e S1 so usadas para o cdigo de seleo de uma das quatro entradas. A Fig.10b mostra o diagrama de descrio funcional do mesmo multiplexador. A Fig. 10c mostra o diagrama lgico de um multiplexador com entradas mltiplas (quatro bits), composto pela paralelizao de vrias unidades idnticas ao multiplexador simples da Fig. 10a., e a Fig. 10d mostra o diagrama de descrio funcional desse multiplexador.

DECODIFICADOR Decodificador um circuito combinatrio que tem como entrada um cdigo e como sada um conjunto de linhas correspondentes a cada uma das combinaes de entrada (palavra de cdigo). Um exemplo tpico de decodificador o binrio, mostrado na Fig. 11a, com uma entrada de cdigo binrio de 3 bits, gerando 8 linhas de sada, numeradas de 0 a 7. A Fig. 11b mostra o diagrama simblico do mesmo decodificador.

SOMADOR O circuito bsico de uma unidade lgica e aritmtica (ULA) o somador completo, cujo diagrama de bloco mostrado na Fig. 12 a, e a tabela verdade na Fig. 12b. O diagrama da Fig 12c refere-se construo de um somador de quatro bits encadeando quatro somadores completos, conhecido como somador com propagao de vai-um, e a Fig.12d o seu diagrama funcional.

REGISTRADOR O circuito da Fig.13a mostra um registrador de carga paralela de quatro bits, construdo com flipflops tipo D, sensvel borda de subida. A carga paralela habilitada quando a linha de controle de carga estiver acionada, no momento da borda de subida do relgio. A Fig. 13b mostra o diagrama funcional do mesmo registrador.

Figura 10. Multiplexadores. (a) Diagrama lgico de um multiplexador simples de quatro entradas. (b) Diagrama funcional do multiplexador simples. (c) Diagrama lgico de um multiplexador de quatro entradas de quatro bits. (d) Diagrama funcional desse multiplexador .

Figura 11. Decodificador binrio. (a) Diagrama lgico. (b) Diagrama funcional.

Figura 12. Somador. (a) Diagrama de bloco do somador completo. (b) Tabela verdade do somador completo. (c) Somador paralelo de quatro bits com propagao de vai-um. (d) Diagrama funcional do somador de quatro bits.

Figura 13. Registrador de carga paralela de quatro bits. (a) Diagrama lgico. (b) Diagrama funcional

CONTADOR A Fig.14a mostra um contador binrio construdo com flip-flops JK, sensvel borda de subida. Nota-se que quando as entradas JK so iguais a um, o flip-flop comporta-se invertendo a sada na borda de subida do relgio. Assim, nas entradas dos flip-flops so conectados os circuitos detectores do mximo valor do estgio anterior. Assim, com exceo do primeiro flip-flop, cuja entrada fixa em um, os estgios seguintes tem como entradas os detectores de um, trs e sete, respectivamente.

A Fig. 14b mostra o diagrama lgico de um contador binrio com possibilidade de carga paralela. A Fig. 14c mostra o respectivo diagrama funcional.

Figura 14. Contador. (a) Contador binrio de quatro bits. (b) Contador binrio de quatro bits com

possibilidade de carga paralela. (c) Diagrama funcional do contador com carga paralela.

CIRCUITO DE TIMING

Fig.15. Circuito de timing de um computador simples para a gerao de ciclos principais I e E, e subciclos T0, T1, T2 e T3. O circuito mostrado na Fig.15 corresponde ao circuito de timing de um computador para a gerao de sinais de sincronismo para os ciclos de estado principais, I e E, e subciclos T0, T1, T2 e T3. O circuito sincronizado por um sinal peridico denominado relgio (clock). Os subciclos denotados T0, T1, T2 e T3, so tambm chamados de ciclos de fluxo de dados, e o perodo correspondente a um desses subciclos o tempo necessrio para uma operao de fluxo de dados, como por exemplo, uma transferncia de dados de um registrador para outro, ou uma operao aritmtica ou lgica simples. Um conjunto de subciclos T0, T1, T2 e T3, forma o ciclo de estado principal da mquina, ou simplesmente, ciclo de mquina, ou ainda, ciclo principal. Um exemplo de ciclo de mquina, o ciclo de busca de instruo (ciclo I). A parte superior da Fig.15 corresponde a um contador em anel, que gera os subciclos. Nota-se que um sinal recicla responsvel pelo reincio do contador (T0 = 1, T1 = 0, T2 = 0 e T3 = 0). Alm do recicla, quando os trs primeiros flip-flops do contador estiverem em zero (T0 = 0, T1 = 0 e T2 = 0), o contador reinicia. Quando o circuito de reincio estiver em zero, o contador desloca um bit direita na borda de subida do sinal de relgio, introduzindo um zero no primeiro flip-flop (T0 = 0). Quando o circuito de reincio estiver em um, o contador desloca um bit direita na borda de subida do sinal de relgio, introduzindo o valor um no primeiro flip-flop (T0 = 1). A parte inferior da Fig.15 corresponde a um outro contador em anel, mas de ciclos principais: ciclo I (busca de instruo) e ciclo E (execuo da operao). Esses ciclos se alteram a cada reincio do contador de subciclos, sincronizados com a borda de subida do relgio. O reincio do contador de ciclos principais, no entanto, diferente do reincio do contador de subciclos. O reincio do contador de ciclos principais acionado por um circuito de reincio do computador denotado POR (Power-On-Reset). Esse circuito gera um pulso negativo, quando o fornecimento de energia acionada (quando liga a mquina, power on), ou quando a energia j estiver acionada e o operador aperta o boto de reset. O pulso negativo usado para introduzir os valores iniciais (I = 1 e E = 0) no contador em anel, de ciclos principais.

Figura 16. Diagrama de tempo do circuito de timing. Nota-se atravs do circuito da Fig. 15 que o contador de subciclos pode ser reiniciado a qualquer momento, desde que o sinal de recicla seja acionado. O controle sobre o sinal de recicla ser visto posteriormente, quando sero analisadas as interpretaes de todas as instrues. O recicla acionado no final da operao no ciclo de execuo (E), para finalizar o ciclo principal, mesmo que no tenha ocorrido todos os subciclos, eliminando portanto a ociosidade da mquina. O ciclo de busca de instruo (I) ocupa todos os subciclos, e sendo comum para todas as instrues, no necessita ser finalizado antes de terminar todos os subciclos.

ARQUITETURA DE COMPUTADORES FUNDAMENTOS 5 ORGANIZAES SEQUENCIAIS Para podermos compreender o funcionamento de sistemas digitais complexos, tambm denominados organizaes seqenciais, como um computador digital, ser dada a seguir uma descrio de um sistema que computa sequencialmente o bit de paridade de uma palavra de 6 bits. Esse sistema constitudo de uma unidade de processamento da paridade, de armazenamento do resultado, e de uma unidade de controle que faz a sequenciao das operaes, alm dos circuitos de Power-On-Reset (POR), para inicializao, e sinalizao de fim de operao. O clculo realizado pelo sistema dado por: P = A(1) (+) A(2) (+) A(3) (+) A(4) (+) A(5) (+) A(6) (+) 1 onde o operador (+) indica ou-exclusivo. O resultado do clculo faz com que o conjunto de bits de entrada, mais o bit de paridade, tenha um nmero mpar de uns (paridade mpar). O funcionamento do sistema baseado num algoritmo, que se inicia ao apertar o boto de reset, no circuito de POR, e termina ao acender uma luz de sinalizao. Os componentes do sistema so: 1) regA - registrador A, que contem o dado de entrada de 6 bits; 2) P flip-flop que contem o valor inicial, parcial e final do bit de paridade; 3) C contador que conta o nmero de repeties do clculo de paridade; 4) T registrador de timing que indica as fases do processamento; 5) chave push-buttom de reset (POR); 6) luz de sinalizao; e 7) um oscilador. O algoritmo consiste nos seguintes passos: 1) 2) 3) 4) C 0; P 1; Sinal de Fim desliga; P A(6) (+) P; C incrementa C; A circula A; Se C = 6 ento vai para 4, seno vai para 2; Sinal de Fim acende.

Nota-se que a operao + acima indica ou-exclusivo. O circuito apresentado no diagrama da Fig. 1 corresponde a uma implementao do sistema. Nele as operaes so executadas a partir acionamento do boto se incio (push-buttom). Os componentes executam as operaes em funo dos pulsos gerados pelo oscilador. Os pulsos so gerados continuamente, desde que esteja ligada a fonte de alimentao do sistema.

+ Vcc

bits de entrada POR Entrada serial Reg A Entrada Paralela Saida serial Preset D Q P Clear P +Vcc Resultado POR PARIDADE

PROCESSAMENTO

Detecta 6 T = 001 (C=110)

+Vcc T=001 Conta Contador C Zera S inalizador de fim POR T2 T1 T0 +Vcc Timing T Chave push-buttom POR Oscilador POR T = 100

POWER-ON-RESET

UNIDADE DE CONTROLE

Figura 1. Sistema de gerao de bit de paridade serial.

O circuito de timing, T, o responsvel pelo fornecimento da indicao dos passos para que os outros elementos do sistema possam executar as suas tarefas nos devidos tempos. Assim, o contador C, o registrador A e o flip-flop P, bem como o circuito de sinalizao de fim, s mudam de estado nas etapas indicadas pelo circuito de timing. possvel ento reescrever o algoritmo em funo das etapas indicadas por T, conforme segue: T = 000: C 0; P 1; Sinal de Fim desliga; T 001; T = 001: P A(6) + P; C incrementa C; A circula A; T 010; T = 010: Se C = 6 ento T 100, seno T 001; T = 100: Sinal de Fim acende.

EXERCCIOS: 1) Construir um sistema digital para o clculo da soma serial de dados armazenados em dois registradores A e B. 2) O sistema de gerao do bit de paridade apresentado calcula serialmente a paridade dos bits. Tentar construir um circuito gerador de bit de paridade paralelo. Comparar a eficincia do circuito paralelo em relao ao seqencial.

EXERCCIOS FUNDAMENTOS 1 1) No circuito da Fig. 2 a calcular a corrente eltrica usando a lei de Ohm, e constatar que ela prxima de 5 mA. 2)Completar as tabelas de voltagem abaixo para os respectivos circuitos:

A 0V 0V 1V 1V

B 0V 1V 0V 1V

| S | | | |

A 0V 0V 1V 1V

B 0V 1V 0V 1V

| S | | | |

A 0V 0V 0V 1V

B 0V 0V 0V 1V

C 0V 0V 1V 1V

D 0V 1V 1V 1V

| S | | | |

A 0V 0V 1V 1V

B 0V 1V 0V 1V

| S | | | |

circuito Fig 3b

circuito Fig. 3d

circuito Fig. 3f

circuito Fig. 6b

FUNDAMENTOS 2 1)No circuito da Fig 1b calcular a corrente eltrica no resistor 4 K , quando a voltagem de entrada de 0 V. 2) Se, no circuito da Fig.1b, a sada estiver conectada a um resistor de 1K ligado terra, calcular a corrente nesse resistor, quando a voltagem de entrada de 0 V. 3) No circuito da Fig. 1b, calcular a corrente nos resistores de 1.6K e 1K conectados ao transistor Q2, quando a voltagem de entrada de 5V. 4) Na Fig. 3b, dar o valor da corrente nos resistores de 4K e 130 Ohms no caso da voltagem de controle ser igual a 5V, e a voltagem de entrada, igual a 0V. FUNDAMENTOS 3 1)Completar o diagrama de tempo para o circuito do latch SR (Fig. 1 a). a)

b)

2) Completar o diagrama de tempo para o circuito do latch SR com relgio (Fig. 2 a).
S

CK

3) Completar o diagrama de tempo para o circuito da Fig. 4 a, latch SR com NAND.

S

4) Completar o diagrama de tempo para circuito do flip-flop tipo D, sensvel borda de subida da Fig. 5.
D

CK

5) Idem, incluindo as entradas PRESET e CLEAR.

PR CL

CK

6) Completar o diagrama de tempo para circuito do flip-flop tipo JK, sensvel borda de subida da Fig. 7.
J

CK

7) Completar a tabela abaixo para o circuito de memria da Fig 9. TEMPO CS 1 1 1 1 1 1 1 1 1 1 OE 0 0 0 0 1 0 1 1 1 1 RD/WR 0 0 0 0 1 0 1 1 1 1 A1 A0 0 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 0 1 D2 0 1 0 1 0 D1 1 1 1 1 0 D0 0 0 1 1 0

FUNDAMENTOS 4 1) Completar a tabela verdade de circuitos multiplexadores, respectivos.

a) circuito da Fig. 10 a,b. A B C D S1 S0 | X -----------------------------|---------0 0 1 0 0 0 | 0 1 1 0 0 1 | 0 0 1 0 1 0 | 1 0 1 0 1 1 |

b) circuito da Fig. 10. c,d. S1 S0 | X -----------------------------0 0 | 0 1 | 1 0 | 1 1 | para: A = 0001, B = 0000, C= 1111, D = 0000

2) Projetar um circuito decodificador de dgitos BCD para decimal. 3) Mostrar o circuito lgico para o somador completo. 4) Mostrar como poderia ser construdo um somador mais rpido que mostrado na Fig.12 c. 5) Desenhar um registrador de deslocamento de 4 bits com as entradas serial e paralela. 6) Para o circuito da Fig. 14a completar o diagrama de tempo abaixo.
RELOGIO

Q3 Q2 Q1 Q0

FUNDAMENTOS 5 1)Mostrar a seqncia de valores resultantes das operaes do algoritmo do sistema de gerao do bit de paridade serial, preenchendo uma tabela do tipo:
A1 T = T = 000 001 A2 A3 A4 A5 A6 P 1 C2 0 C1 C0 0 0 SINAL FIM Apagado POR 1 1

............... T = 100 1