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Decodificadores Binarios de 2 a 4, de 3 a 8 y de 4 a 16 lneas Un decodificador es un circuito lgico cuya funcin es indicar la presencia de cierto cdigo en sus lneas de entrada con un nivel predeterminado a la salida. El procedimiento consiste en interpretar el cdigo de n lneas de entrada con el fin de activar un mximo de 2n lneas a la salida. Si el cdigo de entrada tiene combinaciones no usadas o de no importa, la salida tendr menos de 2n salidas. La caracterstica predominante en los decodificadores es un mayor nmero de salidas con respecto al nmero de entradas. El diagrama de bloques se muestra en la figura 3.1.1.

Figura 3.1.1. Diagrama de bloques de un Decodificador n x 2n.

Decodificador de 2 a 4 lneas (2 bits) El Decodificador de 2 a 4 lneas tiene 2 lneas de entrada y 4 lneas de salida. En la tabla 3.1.1., las entradas del decodificador son I0 e I1 y representan un entero de 0 a 3 en cdigo decimal. G es la entrada de habilitacin y determina la activacin del circuito de acuerdo a su valor lgico ("1" circuito activo, "0" circuito no activo). Segn el valor binario presente en las 2 entradas se activa una de las 4 salidas al valor lgico 1. Por ejemplo, con el valor 1 en I0 y el valor 0 en I1 se activar la salida Y1.
G 0 1 1 1 1 I1 X 0 0 1 1 I0 X 0 1 0 1 Y3 0 0 0 0 1 Y2 0 0 0 1 0 Y1 0 0 1 0 0 Y0 0 1 0 0 0

Tabla 3.1.1. Tabla de verdad del Decodificador de 2 bits

En la figura 3.1.2. se muestra el circuito lgico del decodificador 2x4.

Figura 3.1.2. Diagrama lgico del decodificador 2 x 4 con entrada de habilitacin

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Decodificador de 3 a 8 lneas (3 bits) El decodificador de 3 a 8 lneas activa una sola de las 8 lneas de salida de acuerdo con el cdigo binario presente en las 3 lneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento. Las entradas del decodificador son x, y, z y las salidas van de y0 a y7 (activas bajas). La tabla de verdad del decodificador se muestra en la tabla 3.1.2.
Entradas 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 Salidas 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 X Y Z Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Tabla 3.1.2. Tabla de verdad para el Decodificador de 3 a 8 lneas.

Como la tabla anterior tiene 8 salidas, por lo tanto sera necesario dibujar ocho mapas de Karnaugh para simplificar cada una de las funciones de salida. Por tanto procedimiento, se puede dibujar un solo mapa y reducir la funcin para cada trmino por separado. La reduccin de cada trmino da como resultado la equivalencia entre cada mintrmino de entrada y la salida correspondiente. Por ejemplo, la entrada 110 activar la salida Y6. En el circuito el mintrmino corresponder a una compuerta AND de tres entradas con las variables ABC como entradas. De manera similar se construye el circuito para el resto de entradas. El circuito lgico del decodificador de 3 a 8 lneas se representa en la figura 3.1.3.

Figura 3.1.3. Diagrama lgico de un Decodificador 3 x 8.

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Decodificador de 4 a 16 lneas (4 bits) El decodificador de 4 a 16 lneas activa una sola de las 16 lneas de salida de acuerdo con el cdigo binario presente en las 4 lneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento. Las entradas son w, x, y, z y las salidas son y0 a y15 (activas bajas). La tabla 3.1.3 muestra la tabla de verdad para el decodificador.
Entradas Salidas 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 w x y z y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 Y14 y15 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0

Tabla 3.1.3. Tabla de verdad para el decodificador de 4 a 16 lneas

Similar al decodificador de 3 a 8, la salida correspondiente a cada cdigo es el mintrmino correspondiente a cada entrada. La simplificacin de la funcin necesitara de 16 mapas para la reduccin. En vez de construir 16 mapas, se construye solo uno, en el cul se representa cada uno de los valores para cada combinacin de entrada (Ver figura 3.1.4). Los mintrminos no se pueden asociar por la consideracin anterior, pero el ejemplo sirve para mostrar la construccin del circuito lgico.

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Figura 3.1.4. Mapa de karnaugh de la funcin del decodificador de 4 a 16 lneas

En la tabla el trmino Y7 se obtiene del mintrmino m7 (WZYX). En la entrada, los valores 0111 activarn la salida Y7. El resto del circuito lgico se construye de manera similar. El diagrama de bloques del circuito lgico se representa en la figura 3.1.5.

Figura 3.1.5. Diagrama de bloques del decodificador 4 a 16 lneas

Ejemplos de Aplicacin en los Computadores En la comunicacin entre los diferentes dispositivos que conforman un computador, se emplean puertos de E/S y memorias. Entre las aplicaciones ms comunes de los decodificadores se encuentra la habilitacin de puertos de E/S en los computadores. Cada uno de los dispositivos dentro de un computador posee una direccin que es codificada mediante un cdigo binario (direccin) y cuando es necesario comunicarse con un dispositivo, la CPU del computador enva la direccin del puerto o posicin de memoria al que se encuentra conectado el dispositivo. El cdigo binario de la direccin es decodificado, activando la salida que habilita el dispositivo correspondiente. Los decodificadores tambin son utilizados internamente en los chips de memoria para direccionar las posiciones de memoria de las palabras binarias almacenadas. Como ejemplo, un computador que maneja direcciones de 16 bits, tiene la capacidad de direccionar 216 = 65536 posiciones de memoria, o lo que equivale a 64 K. En las secciones, correspondientes a Memorias y Procesadores Digitales respectivamente se tratar este tema con mas detalles

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Decodificadores BCD a 7 segmentos El decodificador de BCD a siete segmentos es un circuito combinacional que permite un cdigo BCD en sus entradas y en sus salidas activa un display de 7 segmentos para indicar un dgito decimal. El display de siete segmentos El display est formado por un conjunto de 7 leds conectados en un punto comn en su salida. Cuando la salida es comn en los nodos, el display es llamado de nodo comn y por el contrario, s la salida es comn en los ctodos, llamamos al display de ctodo comn. En la figura 3.1.1.,se muestran ambos tipos de dispositivos. En el display de ctodo comn, una seal alta encender el segmento excitado por la seal. La alimentacin de cierta combinacin de leds, dar una imagen visual de un dgito de 0 a 9.

Figura 3.3.1. Display de nodo comn y ctodo comn

Decodificador de BCD a Siete Segmentos El decodificador requiere de una entrada en cdigo decimal binario BCD y siete salidas conectadas a cada segmento del display. La figura 3.3.2. representa en un diagrama de bloques el decodificador de BCD a 7 segmentos con un display de ctodo comn.

Figura 3.3.2. Diagrama de bloques de un decodificador BCD a siete segmentos

Suponiendo que el visualizador es un display de ctodo comn, se obtiene una tabla cuyas entradas en cdigo BCD corresponden a A, B, C y D y unas salidas correspondientes a los leds que se encenderan en cada caso para indicar el dgito decimal. La tabla 3.3.1. muestra el caso de ejemplo.

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Valor decimal 0 1 2 3 4 5 6 7 8 9 10 ... 15

Entradas

Salidas

A BCDa b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 0 1 0 X X X X X XX .. .. .. .. X X X X X X X 1 1 1 1 X X X X X XX

Tabla 3.3.1. Tabla de verdad del decodificador BCD a siete segmentos.

Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se tratan como condiciones de no importa. La simplificacin de la informacin contenida en la tabla 3.3.1. requiere de siete tablas de verdad, que se pueden separar para cada segmento. Por consiguiente, un 1 en la columna indica la activacin del segmento y varios de estos segmentos activados indican visualmente el nmero decimal requerido. Segn la informacin de la tabla de verdad, se puede obtener la expresin para cada segmento en suma de productos o producto de sumas segn la cantidad de unos y ceros presentes. Salida a En la columna a existen 3 ceros y 7 unos, entonces es ms fcil obtener la funcin PDS: a = (A+B+C+D)(A+B+C+D)= A + D(B+C) + B(D+C) = A + AB + AC + AD + BA + BC + BD + CA + CB+ C + CD + DA + DB + DC a = A + (AB+BA)+(AC+CA)+ (AD+DA)+( BC+CB) + BD + C + (CD+DC) + DB = A + A +AC + A+ C + BD + C + C + DB = A + A.C + C + BD + DB a = A + C + (B D)

Figura 3.3.3. Circuito para la salida a del decodificador BCD a siete segmentos

Salida c En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS: c = (A + B + C + D)

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Figura 3.3.4. Circuito para la salida c del decodificador BCD a siete segmentos

Salida e La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar la representacin SDP: e = (ABCD) + (ABCD) + (ABCD) + (ABCD) ;factorizando el primer trmino con el cuarto y el segundo con el tercero: e = BCD + ACD = D(BC+ AC)

Figura 3.3.5. Circuito para la salida e del decodificador BCD a siete segmentos

El resto de salidas se obtiene por las mismas deducciones anteriores.

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