EIE 446 - SISTEMAS DIGITALES Tema 6: Funciones de la lgica combinacional

Nombre del curso: Sistemas Digitales

Nombre del docente: Hctor Vargas

OBJETIVOS DE LA UNIDAD
Distinguir entre semi-sumadores y sumadores completos.
Utilizar sumadores completos para implementar sumadores en paralelo binarios de mltiples bits.

Utilizar comparadores de magnitud para determinar la relacin entre dos nmeros binarios. Utilizar comparadores en cascada para realizar comparaciones de nmeros ms grandes.
Estudiar la funcin de un decodificador binario. Especficamente, veremos decodificadores BCD a 7 segmentos. Tambin estudiaremos la funcin inversa de codificacin. Estudiar los multiplexores para la seleccin de datos. Tambin se estudiar la funcin inversa de demultiplexacin. Se estudiarn las funciones de generacin y comprobacin de paridad.

EL SEMI-SUMADOR
El semi-sumador realiza las reglas bsicas de la adicin binaria, que admite dos entradas binarias (A y B) y genera dos salidas binarias (Acarreo y Suma). Las entradas y salidas se pueden resumir en una tabla de verdad. El smbolo lgico y circuito equivalente son:
A B S S A Cout B S

Inputs Outputs A 0 0 1 1 B 0 1 0 1 Cout 0 0 0 1 S 0 1 1 0

Cout

EL SUMADOR COMPLETO
Un sumador completo tiene tres entradas binarias (A, B, y Acarreo de entrada) y dos salidas binarias (Acarreo de salida y Suma). La tabla de verdad resume la operacin. Un sumador completo puede ser construido con dos semi-sumadores como se muestra a continuacin:
A
B

Inputs A 0 0 0 0 1 1 1 1
S A B Cin Cout

Outputs Cin 0 1 0 1 0 1 0 1 Cout 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1

A
B

S Cout

A
B

S Cout

B 0 0 1 1 0 0 1 1

Suma S
Cout

Cin

Smbolo

EL SUMADOR COMPLETO
1 A
B 1 S S 1 Cout 0

A
B

S Cout

Suma

Para las entradas dadas, determinar 0 las salidas finales e intermedias de el sumador completo.

Cout 1

El primer semi-sumador tiene entradas 1 y 0; por lo tanto la Suma =1 y el Acarreo de salida es igual a 0. El segundo semi-sumador tiene entradas 1 y 1; por lo tanto la Suma = 0 y el Acarreo de salida es igual a 1.

La puerta OR tiene entradas 1 y 0, por lo tanto, el acarreo final de salida es igual a 1.

EL SUMADOR COMPLETO
Observe que el resultado del ejemplo previo se puede leer directamente desde la tabla de verdad para un sumador completo.

Inputs A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Cin 0 1 0 1 0 1 0 1

Outputs Cout 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1
1 A B 1 S S 1 Cout 0 A B S S Cout 0 1 Suma

Cout 1

SUMADORES EN PARALELO
Los sumadores completos se pueden combinar en paralelo para sumar nmeros binarios con mltiples bits. Un sumador de 4-bit se ilustra a continuacin.
A4 B4 A3 B 3 A 2 B2 A1 B1 C0 A B Cin A B Cin A B Cin A B Cin

Cout
C4

Cout
C3

Cout
C2

Cout
C1

S4

S3

S2

S1

El acarreo de salida (C4) no est listo hasta que se propaga a travs de todos los sumadores completos. Esto se denomina propagacin de acarreo, retardando el proceso de suma.

SUMADORES EN PARALELO
El smbolo lgico para un sumador paralelo de 4-bit se ilustra en la figura. Este sumador de 4-bit incluye un acarreo de entrada (etiquetado como C0) y un acarreo de salida (etiquetado como C4).
1 2 3 4 1 2 3 4

S
1 2 3 4

Nmero binario A Nmero binario B

Acarreo entrada

4-bit suma

C0

C4

Acarreo salida

El 74LS283 es un ejemplo C.I. Se caracteriza por incluir acarreo anticipado, que agrega lgica para minimizar el retardo de acarreo de salida. Para el 74LS283, el retardo mximo para el acarreo de salida es 17 ns.

COMPARADORES
La funcin de un comparador es comparar las magnitudes de dos nmeros binarios para determinar la relacin existente entre ellos. En su forma ms simple, un comparador puede comprobar la igualdad usando puertas XNOR.
Como podras comprobar la igualdad de dos nmeros de 4-bit? Multiplicando (AND) las salidas de cuatro puertas XNOR.
A1 B1
A2 B2 A3 B3 A4 B4 Salida

COMPARADORES
Los comparadores MSI ofrecen salidas para indicar cual de los nmeros es ms grande o si son iguales. Los bits se enumeran empezando en 0, en vez de 1 como en el caso de los sumadores. Igualmente se ofrecen entradas en cascada para expandir el comparador a nmeros ms grandes.
A0 A1 A2 A3 Entradas cascada B0 B1 B2 B3
0 COMP A 3 A>B A>B A=B A=B A<B A<B 0 A 3

Salidas

MSI de 4-bit 74LS85.

COMPARADORES
Los comparadores se pueden expandir usando las entradas en cascada como se muestra en la imagen inferior. El comparador de orden ms bajo tiene un nivel lgico ALTO (+5v) en la entrada A = B.
LSBs MSBs 0 COMP

A0 A1 A2 A3 +5.0 V B0 B1 B2 B3

A
3 A>B A>B A=B A=B A<B A<B 0 A 3

A4 A5 A6 A7

COMP

A
3 A>B A>B A=B A=B A<B A<B 0 A 3

Salidas

B4 B5 B6 B7

DECODIFICADORES
Un decodificador es un circuito lgico que detecta la presencia de una combinacin especfica de bits en su entrada. Dos decodificadores simples que detectan la presencia del cdigo binario 0011 se muestra en la figura de abajo. El primero tiene una salida activa en nivel alto HIGH; el segundo tiene una salida activa en nivel bajo LOW.
A0 A0
X

A1
A2 A3

A1
A2 A3

Decodificador activo con nivel alto para 0011

Decodificador activo con nivel bajo para 0011

DECODIFICADORES
Asuma que la salida del decodificador es un 1 lgico. Cules son las entradas al decodificador?

A0 = 0

A1 = 1 1
A2 = 0

A3 = 1

DECODIFICADORES
Los decodificadores MSI tienen mltiples salidas para decodificar cualquier combinacin de entradas. Por ejemplo, el decodificador binario-a-decimal que se muestra aqu tiene 16 salidas una para cada combinacin de entradas binarias. Para las entradas mostradas Cul es la salida?
1 4-bit binary input 1 0 1 A0 A1 A2 A3 Bin/Dec 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1

Decimal outputs

DECODIFICADORES
Un decodificador MSI especfico es el 74HC154 (decodificador 4 a 16). Incluye dos entradas de seleccin las cuales deben estar activas para habilitar las salidas (se activan con un nivel bajo en ambas entradas). Estas lneas pueden ser utilizadas para expandir el decodificador para entradas ms grandes.

X/Y
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 & 15

A0 A1 A2 A3

1 2 4 8

CS1

CS2

EN
74HC154

DECODIFICADORES
Los decodificadores BCD-a-Decimal aceptan una entrada decimal codificada en BCD y activan uno de diez posibles indicadores de dgito decimal.
(15) A0 A1 (14) A2 (13) (12) A3

BCD/DEC 0 1 2 3 4 5 6 7 8 9 74HC42

1 2 4 8

Asuma que las entradas al decodificador 74HC42 son la secuencia 0101, 0110, 0011, y 0010. Describa la salida.

(1) (2) (3) (4) (5) (6) (7) (9) (10) (11)

Todas las lneas estn en nivel alto (HIGH) excepto la salida que est activa, que est en bajo (LOW). Las salidas activas son 5, 6, 3, y 2 en ese orden.

DECODIFICADOR BCD A 7 SEGMENTOS

Otro decodificador til es el 74LS47. Este realiza la decodificacin BCD a display de siete segmentos con salidas activas a nivel bajo (LOW).
VCC

Las salidas de a-g estn diseados para corrientes mucho ms altas que otros dispositivos.
Entradas BCD

(16)
BCD/7-seg BI/RBO

(4) (13) (12) (11) (10) (9) (15) (14)

BI/RBO

(7) (1) (2) (6) (3) (5)

1 2 4 8
LT RBI 74LS47

LT RBI

a b c d e f g (8)
GND

Salidas a dispositivo de siete segmentos

DECODIFICADOR BCD A 7 SEGMENTOS

Aqu el 74LS47 est conectado a un display de LEDs de siete segmentos. Observe las resistencias que limitan la corriente, requeridas para prevenir la saturacin de los LEDs del display.
+5.0 V 1.0 kW 74LS47 16 BCD/7-seg VCC 3 LT a 4 BI/RBO b 5 RBI c 6 A d 2 B e 1 C f g 7 D GND
8

R's = 330 W
13 12 11 10 9 15 14 1 13 10 8 7 2 11

+5.0 V MAN72
3, 9, 14

BCD input

a b c d e f g

DECODIFICADOR BCD A 7 SEGMENTOS

El MSI 74LS47 permite la supresin de ceros, que no despliega los ceros innecesarios pero mantiene los ceros significativos. La salida BI/RBO est conectada a la entrada RBI del prximo decodificador.
0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0

RBI LT

8 4 2 1

RBI LT

8 4 2 1

RBI LT

8 4 2 1

RBI LT

8 4 2 1

74LS47
g f e d c b a BI/RBO

74LS47
g f e d c b a BI/RBO

74LS47
g f e d c b a BI/RBO

74LS47
g f e d c b a BI/RBO

Sin despliegue

Sin despliegue

Dependiendo del tipo de display, se podran requerir resistores que limiten la corriente.

DECODIFICADOR BCD A 7 SEGMENTOS

Finalmente, la supresin de ceros tambin elimina los ceros innecesarios a la derecha del punto decimal como ilustra la figura. La entrada RBI est conectada a la salida BI/RBO del siguiente decodificador.

0 1 0 1

0 1 1 1

0 0 0 0

0 0 0 0

RBI LT

8 4 2 1

RBI LT

8 4 2 1

RBI LT

8 4 2 1

RBI LT

8 4 2 1

74LS47
g f e d c b a BI/RBO

74LS47
g f e d c b a BI/RBO

74LS47
g f e d c b a BI/RBO

74LS47
g f e d c b a BI/RBO

Punto Decimal

Sin despliegue

Sin despliegue

DECODIFICADOR (Ejemplo de aplicacin)

Sistema simplificado de puertos E/S de una computadora. Las computadoras se tienen que comunicar con una variedad de dispositivos externos (perifricos).

Como se aprecia en la figura, se puede utilizar un decodificador para seleccionar el puerto de entrada de E/S determinado del computador.
En esta arquitectura, cada puerto de E/S est unvocamente determinado por una direccin de puerto.

CODIFICADORES
Un codificador acepta un nivel lgico activo en una de sus entradas y la convierte a una salida codificada, tal como BCD o binaria. El codificador decimal a BCD es un codificador con una entrada para cada uno de los diez dgitos decimales y cuatro salidas que representan el cdigo BCD para el dgito activo. A la derecha se muestra el diagrama lgico bsico. No hay una entrada cero porque las salidas estarn todas a nivel bajo cuando la entrada es cero.
1 2 3 4 5 6 7 8 9

A0
A1 A2 A3

CODIFICADORES
Mostrar como el codificador decimal a BCD convierte el nmero decimal 3 en un cdigo BCD 0011. Las dos puertas OR superiores tienen un uno como se indica con las lneas rojas. De esta manera la salida es 0011.
1 0 2 0 1 3 4 5 6 7 8 9 0 0 0 0 0

A0 A1 A2 A3

CODIFICADORES
El 74HC147 es un ejemplo de C.I. de un codificador. Tiene diez entradas activas en BAJO y convierte la entrada activa a una salida BCD activa en BAJO.
VCC

Este dispositivo ofrece mayor flexibilidad ya que es un codificador con prioridad. Esto quiere decir que si hay ms de una entrada activa, aquella con el dgito decimal de mayor orden estar activa.

(16) (11) (12) (13) (1) (2) (3) (4) (5) (10)

HPRI/BCD
1 2 3 4 5 6 7 8 9 (8)

Entrada decimal

1 2 4 8

(9) (7) (6) (14)

Salida BCD

La prxima diapositiva muestra una aplicacin

74HC147

GND

CODIFICADORES

VCC
R7 R8 R9

HPRI/BCD

Codificador de teclado
4

R4

R5

R6

1 2 3 4 5 6 7 8 9

1 2 4 8

BCD complement of key press

R1

R2

R3

74HC147

R0 0

La lnea cero no es necesitada por el codificador, pero podra ser utilizada por otros circuitos para detectar una tecla presionada.

CONVERTIDORES DE CDIGO
Hay varios convertidores de cdigo que cambian un cdigo a otro. Dos ejemplos son los convertidores Binario-a-Gray y el convertidor Gray-aBinario de cuatro bits. Mostrar la conversin de binario 0111 a cdigo Gray y vice versa.
0 1 0 LSB 1 LSB

1 0 MSB

1 0 MSB

Binario-a-Gray

Gray-a-Binario

Estudiar conversin Binario-a-BCD y BCD-a-Binario.

MULTIPLEXORES
Un multiplexor selecciona una lnea de datos desde dos o ms lneas de entrada y encamina los datos de la lnea seleccionada a la salida. En particular, la lnea de datos que se selecciona es determinada por las entradas de seleccin. Dos lneas de seleccin se muestran para escoger cualquiera de las cuatro entradas de datos.
0 1
MUX 0 1 0 1 2 3

Entradas de S0 seleccin S1

Que lnea de datos se selecciona si S1S0 = 10?

D0 Entradas D1 de datos D2 D3

Salida de datos

D2

DEMULTIPLEXORES
Un demultiplexor (DEMUX) realiza la funcin opuesta de un MUX. Conmuta los datos desde una lnea de entrada a dos o ms lneas de salida dependiendo de las entradas seleccionadas. El C.I. 74LS138 puede funcionar tanto como un decodificador o como un demultiplexor. Cuando se conecta como un DEMUX, los datos se aplican a una de las entradas habilitadas, y luego son encaminados a la lnea de salida seleccionada dependiendo del valor en las lneas de seleccin. Observe que las salidas estn activas en BAJO como se ilustra en el siguiente ejemplo
DEMUX Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Lneas de seleccin

A0 A1 A2 G1 G2A G2B

Salidas de datos

Entradas habilitadas

74LS138

DEMULTIPLEXORES
Determinar las salidas, dadas las entradas mostradas.

A0 A1 A2 G1 G2A BAJO G2B BAJO Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

DEMUX

Lneas de seleccin de datos

A0 A1 A2 G1 G2A G2B

Entradas habilitadas

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Salidas de datos

74LS138

GENERADORES DE PARIDAD Y COMPROBADORES

Paridad es un mtodo de deteccin de errores que utiliza un bit extra asociado a un grupo de bits para forzarlos a ser par o impar. En paridad par, el nmero total de unos debe ser par; en paridad impar el nmero total de unos debe ser impar.

La letra ASCII S es 1010011. Mostrar el bit de paridad para la letra S con paridad par e impar.

S con paridad impar =

S con paridad par

11010011 = 01010011

GENERADORES DE PARIDAD Y COMPROBADORES

El C.I. 74LS280 se puede utilizar para generar un bit de paridad o para comprobar un flujo de datos de entrada para paridad par o impar. Comprobador: El C.I. 74LS280 puede examinar cdigos de hasta 9 bits. La salida par ser normalmente ALTA si la lnea de datos tiene paridad par; por el contrario, ser un nivel lgico BAJO. Igualmente, la salida impar ser ALTA si la lnea de datos tiene paridad impar; en otro caso, ser un nivel lgico BAJO. Generador: Para generar paridad par, el bit de paridad se toma desde la salida de paridad impar. Para generar paridad impar, la salida se toma desde la salida de paridad par.

Data inputs

(8) (9) (10) (11) (12) (13) (1) (2) (4)

A B C D E F G H I

(5) (6)

S Even S Odd

74LS280

 Ejercicio 1: Describir con palabras el funcionamiento del circuito.

Demux

 Ejercicio 2: Interpretar la utilidad del sistema que se muestra en la figura.

 Ejercicio 3: Disear un codificador de prioridad de cuatro entradas activas en el nivel bajo. Aada una salida que indique cuando no hay ninguna entrada activa.

 Ejercicio 3: Continuacin de la solucin...

PALABRAS CLAVES DE LA UNIDAD

Sumador Un circuito digital que suma dos bits y un bit de entrada completo de acarreo para producir una suma y un acarreo de salida. Cascada Conectar dos o ms dispositivos similares de manera de expandir la capacidad de los dispositivos individuales. Propagacin de Un mtodo de suma binaria en que el acarreo de salida acarreo de cada sumador se convierte en el acarreo de entrada del sumador de orden superior. Acarreo Un mtodo de suma binaria por el cual los acarreos del anticipado sumador previo son anticipados, de esta manera se eliminan los retardos de propagacin de acarreo.

PALABRAS CLAVES DE LA UNIDAD

Decodificador Un circuito digital que convierte informacin codificada en una forma familiar no codificada. Codificador Un circuito digital que convierte informacin familiar en una forma codificada. Codificador Un codificador en el que solamente el dgito de entrada con prioridad de orden superior es codificado y cualquier otra entrada activa es ignorada. Un circuito que conmuta datos digitales de varias lneas Multiplexor de entrada en una nica lnea de salida en una secuencia (MUX) de tiempo especificada. Un circuito que conmuta datos digitales de una lnea de Demultiplexor entrada a varias lneas de salida en una secuencia de (DEMUX) tiempo especificada.

BIBLIOGRAFA
Libro base: Fundamentos de Sistemas Digitales. Autor: Tomas L. Floyd. Libro complemento: Principios de Diseo Digital. Autor: Daniel D. Gaski.