EXAMEN FINAL DE TEORIA, DCISE Enero 2013 CUESTIONES (1/3). 1.

Justificar en que regin se encuentra trabajando el transistor NMOS de la figura (Vt=+0,5V). 2. Justificar en que regin se encuentra trabajando el transistor PMOS de la figura (Vt=-0,5V). VGS=-2-2=-4, conduce VDS=-6-2=-8V<VGS-Vt=-2-2-(-0,5)=-3,5V, Regin de Saturacin. VGS=1 > = 0.5V, conduce VDS=1,25-1=0,25 < VGS-VT=0,5V, Regin hmica (trodo, resistiva)

3. Se han determinado 3 puntos de trabajo de un transistor PMOS trabajando en saturacin. Justificar si el comportamiento del transistor corresponde a canal largo o corto. VGS -1V -2,5V -3V /IDS/ 25uA 400uA 625uA

Se comprueba que en CANAL LARGO con Vt=-0,5 y /K/=100uA/V2. 4. Un transistor muestra una tensin VDS de saturacin de velocidad de portadores (VDSAT) de 1,5 voltios, teniendo una W=10um y una L= 20um. Determinar que VDSAT presentar un transistor de la misma tecnologa pero con W=20um y L=30um. 5. En un inversor lgico alimentado a 2 voltios, el transistor PMOS tiene una /Kp/=125uA/V2 y una Vtp=-0,4 voltios, y el NMOS /Kn/=70uA/V2 y una Vtn=0,3V. Considerando un comportamiento de canal largo determinar la tensin de inversin (umbral del inversor lgico). IDSN=IDSP (saturacin) Vi-0,3=sqr(Kp/Kn)(Vi-2+0,4) Vi-0,3=+/-1,336(Vi-1,6) 1,5x30/20=2,25V

6. Un inversor muestra unos retardos tpHL=2ns, tpLH=1ns. Con transistores PMOS y NMOS de igual tipo y dimensiones se disea una puerta NOR. Determinar los tiempos de propagacin de la NOR. 2ns corresponde a la descarga por el NMOS en el inversor 1ns corresponde a la carga por el PMOS en el inversor.

Vi=1,033V

La NOR tendr un tpLH correspondiente a dos PMOS, luego tpLH=2ns. La NOR tendr un tpHL que podr ser de un NMOS o de de dos en paralelo,luego tpHL=2ns o 1ns. 7. Una etapa pipeline contiene un bloque combinacional, entre los dos registros de entrada y salida, cuyos tiempo de proceso tienen un tiempo mnimo de 20ns, un mximo de 60ns y un valor medio de 45ns. El tiempo de propagacin de los flipflops de los registros es de 7ns y el tiempo de set-up de 3ns. Se sabe que la estructura del circuito de reloj provoca un skew que causa que el reloj llegue al registro de entrada 5ns antes que al de salida. Determinar la frecuencia mxima del reloj sin que hayan violaciones de tiempo. 8. Una puerta XNOR de 2 entradas recibe las combinaciones de entrada procedentes de un contador binario de 2 bits y actuado por un reloj de 1GHz. Determinar la potencia media disipada por la XNOR si el consumo se reduce a las cargas y descargas de la carga en su salida, cuya capacidad es de 100fF y la tensin de alimentacin de 3,3 voltios. Tiempo 4 perodos de reloj: 4x1ns=4ns Energia disipada/requerida en este tiempo: CLVDD2=1,089 pJ Potencia media=1,089pJ/4ns=0,272mW=272uW La secuencia perodica para 4 clocks del reloj es: 1,0,0,1 As pues hay una transin por cada 4 perodos de reloj. Tclock>=60+10-5=65ns Fclock<=15,38MHz

9. Una etapa amplificadora Surtidor Comn tiene una ganancia de -8. Se sabe que en la impedancia de salida predomina el valor de la carga muy por encima de la resistencia dinmica del modelo de pequea seal. Si se modifica la polarizacin de la etapa doblando el valor de la corriente IDS en el punto de reposo o Q, cual ser el nuevo valor de la ganancia? La corriente es proporcional a (Vgs-Vt)2 mientras que el factor de transconductncia lo es a (Vgs-Vt). Luego el nuevo gm valdr sqr(2) veces mas. El enunciado anima a despreciar el efecto que a travs del impacto en rds que se produce (1/2), as pues predomina el efecto de gm. Nueva ganancia: -8xsqr(2)=-11,3

10. Una etapa amplificadora tiene una ganancia de 30dB, una respuesta de primer orden y una frecuencia caracterstica o a -3dB de 50kHz. Se acoplan en un amplificador A dos etapas iguales en cascada de manera que sus caractersticas individuales no quedan modificadas. Calcular la ganancia del amplificador A a 250kHz. La ganancia del amplificador A es 60dB. A partir de 50kHz tendremos una atenuacin asinttica de -40dB/dec. Entre 50KHz y 250kHz tenemos log(250/50)=0,698 dcadas. La cada de ganancia ser pues de 40x0,698=27,92 dB La ganancia ser: 60-27,92=32,08dB
PROBLEMA 1 PARTE DIGITAL(1/3). a)(2.5pt) Se desea disear un inversor CMOS en una tecnologa de 0.18 m (canal corto) con los siguientes parmetros tecnolgicos, kN'=0.45 mA/V2, kP'=0.15 mA/V2, VDD=2.5 V, VTN=0.5 V, VTP=-0.5 V, COX=10-2 F/m2, n = 450 cm2/Vs ; p = 150 cm2/Vs; N=P=0, velocidad de saturacin de portadores 105 m/s. Cul debe ser la relacin entre anchuras de los transistores, WP/WN, para obtener una tensin de inversin de 1.4 V? En el punto VIN=VOUT=VINV, los dos transistores estn en saturacin, pero hay que distinguir si es por estrangulamiento de canal (comportamiento de canal largo) o por saturacin de la velocidad de portadores (comportamiento de canal corto). Con los datos proporcionados, se calcula

VDSsat N

VDSsat P

V s 105 m vsat 6 s = L = 0.18 10 m = 1.2 V 4 m 2 p 150 10 V s

105 m vsat 6 s 0.18 10 m L = = 4 m 2 n 450 10

0.4 V =

En el punto de inversin, el primer valor es inferior a VGS-VTN=0.9 V y el NMOS presenta comportamiento de canal corto. Por el contrario, el segundo valor es inferior a VGS-VTP=-0.6 V y el PMOS presenta comportamiento de canal largo. Igualando corrientes DC a travs de los dos transistores:
2 (VINV VDD VTP ) VDSsatN ' W kP (VINV VTN ) VDSsatN = L P 2 2 700 A 2 WN [ m ] = 150 A 2 WP [ m ] V V WP = 4.66 WN

W kN ' L

( )

b) (2,5pt) Suponer ahora un inversor CMOS diseado con la tecnologa definida en el apartado anterior, con WP/WN=4 y WN=0.5 m La salida de este inversor est conectada 4 inversores

idnticos (fan-out=4). Determinad cul de los tiempos de propagacin, tpHL o tpLH, es mayor, y calculad su valor. Nota: considerad nicamente las capacidades de puerta de los transistores. Nota: considerad transiciones instantneas a la entrada del primer inversor, y que los dos transistores presentan comportamiento de canal corto durante las transiciones. La capacidad de entrada de un inversor es

= = C COX WN LN + COX WP LP 102 F IN _ INV

m2

( 0.5 10

= m + 2 106 m ) 0.18 106 m 4.5 fF

La capacidad de carga a la salida del inversor sobre el que se mide el tiempo de propagacin es:

= CL 4= CIN _ INV 18 fF
Por otra parte, la resistencia equivalente que presenta cada transistor durante las transiciones se puede estimar a partir de:

= 2083 2 WN VDSsatN k (VDD VTN )VDSsatN 2 LN VDD 3 VDD 3 ReqPMOS = = = 670 2 4 I Dsat _ PMOS 4 ' 4WN 1 VDSsatP kP ( 0 VDD VTP )VDSsatP 2 LP
' N

ReqNMOS =

3 VDD 3 = 4 I Dsat _ NMOS 4

VDD

El tiempo de propagacin mayor se dar en la transicin HL, cuando la descarga es a travs del NMOS, y su valor es

t pHL = 0.69CL ReqNMOS = 0.69 18 fF 2083 = 25.9 ps

c) Un sistema digital sncrono puede operar a una frecuencia mxima de 500 MHz, dada por la limitacin de su camino crtico, y en condiciones de distribucin ideal del reloj del sistema. Ahora se quiere evaluar cmo se vera afectada esta frecuencia mxima si la distribucin de reloj se hace segn el esquema mostrado en la figura adjunta. Suponed que en el camino crtico, los registros origen estn conectados al punto A, mientras que los registros destino estn conectados al punto B. En el esquema, los tres inversores son iguales y se sabe que su tiempo de propagacin, cuando su carga es un slo inversor (fan-out=1), es de 100 ps. c1) (1 pt) calculad la nueva frecuencia mxima a la que puede operar el sistema, si la carga en los puntos A y B equivale, en los dos casos, a un fan-out de 10.
Si las cargas en A y B son idnticas, el reloj tanda el mismo tiempo en propagarse desde CLK_IN hasta A y hasta B, por lo que el clock skew es nulo, y la frecuencia mxima de operacin no se ve afectada, 500 MHz.

c2) (1 pt) calculad la nueva frecuencia mxima a la que puede operar el sistema, si la carga en el punto A equivale a un fan-out de 15 (15 inversores), mientras que la carga en el punto B equivale a un fan-out de 5 (5 inversores).
Dado que los tiempos de propagacin son directamente proporcionales a la carga, el tiempo de propagacin desde CLK_IN hasta A ser de 200ps+1500ps=1700 ps,

mientras que el tiempo de propagacin desde CLK_IN hasta B ser de 200ps+500ps=700 ps. La diferencia o clock skew es pues de 1 ns, y notar que se trata de un clock skew negativo ya que el reloj llega primero al registro destino y despus al registro origen. La restriccin de periodo de reloj con clock skew negativo viene dada por la expresin Tclk t pCQ + t pDAT _ max + tsetup + tskew , donde el trmino t pCQ + t pDAT _ max + tsetup impone la frecuencia mxima del sistema en condiciones de distribucin ideal del reloj, es decir t pCQ + t pDAT _ max + tsetup= 1 = 1 = 2ns . Por lo tanto, la nueva frecuencia del f max 500 MHz sistema es: 1 Tclk t pCQ + t pDAT _ max + tsetup + tskew = 2ns + 1ns = 3ns f clk ,max = = 333.3 MHz Tclk

d) Un sistema digital sncrono opera, en condiciones nominales a una tensin de alimentacin VDD=3 V y una frecuencia de 500 MHz. La siguiente tabla resume los consumos esttico y dinmico de los componentes del sistema, en condiciones nominales. Consumo esttico 100 W 500 W 1 mW Consumo dinmico 5 mW 15 mW 5 mW

Registros Aritmtica Memoria

d1) (1 pt) Calculad el consumo total y, a partir de l, calculad el tiempo de operacin si el sistema es alimentado a travs de dos bateras AAA (1.5 V) con carga inicial 800 mAh., y
deja de operar cuando la carga de las bateras es el 10% de la inicial. El consumo total del sistema, en condiciones nominales, es de 26.6 mW (suma de consumos). El valor medio de la corriente requerida para alimentar el sistema es de: Pnom 26.6mW = = 8.86mA I = VDD 3V Esta corriente circula por cada una de las dos bateras, por lo que el tiempo necesario para perder el 90% de la carga es de: Q 720 mA h = = 81.26h (3 dias, 9h, 16 ') t = I 8.86mA

d2) (1 pt) Calculad el consumo total si, partiendo de condiciones nominales, la frecuencia pasa a ser de 200 MHz.
El consumo dinmico es directamente proporcional a la frecuencia de operacin, mientras que el consumo esttico es independiente. Por lo tanto, el consumo total pasa a ser: 200 M f' Ptotal = Pest _ nom + Pdin _ nom = 1.6mW + 25mW = 1.6mW + 10mW = 11.6mW 500 M f

d3) (1 pt) Calculad el consumo total si, manteniendo la frecuencia de 200 MHz, la tensin de alimentacin pasa a ser de 2 V.

El consumo esttico es directamente proporcional a VDD, mientras que el consumo esttico se relaciona con VDD2. Por lo tanto, el consumo total pasa a ser: V' V '2 2 4 Ptotal = Pest _ 200 M DD + Pdin _ 200 M DD = 1.6mW + 10mW = 5.51mW 2 3 9 VDD VDD

PROBLEMA 2. ANALISIS DE CIRCUITOS CON TRANSISTORES; AMPLIFICADORES(1/3).

En la figura se muestra un amplificador de dos etapas. La etapa previa de ataque al amplificador tiene una resistencia de salida Rs=100, acoplada al amplificador mediante una capacidad de valor muy elevado (C1->infinito). La primera etapa esta formada por un transistor PMOS M1 y dos resistencias polarizadoras R1=10k, R2=30k. A la salida de la etapa dos resistencias de carga R3=R4=5k, actan como carga de M1 y etapa polarizadora del transistor NMOS M2 de la siguiente etapa. La segunda etapa tiene una carga formada por una resistencia R5 de 4k y un condensador de 100 nF. Los transistores tienen una tensin umbral /Vtn/=/Vtp/=0,4 voltios y un factor de transconductancia de 5mA/V2 de igual modulo para ambos. El factor de modulacin de canal de los transistores es /n/=/p/=10-4V-1. Los dos transistores tienen el mismo tamao, W=10um, L=10um. La capacidad por unidad de rea es de Cox=100fF/(um)2. Los transistores responden a modelos de canal largo.

1. Determinar el punto de trabajo de los dos transistores, definido por las tensiones Vds, Vgs y la corriente Ids en cada uno de ellos. Indicar, justificndolo, la regin de trabajo. Observar que al ser un anlisis DC las capacidades del circuito no juegan ningn papel. No tened en cuenta el parmetro anlisis DC. (3 puntos) Consideramos la etapa 1. La polarizacin de G1 viene dada por el equivalente Thevenin, que es una tensin de 2,475 V y una resistencia de 7,5 K. Luego Vgs1=2,475-3.3=-0,825V, (Vgs1-Vtp)= -0.425V Suponiendo regin de saturacin, Ids1=2,5m(-0,425)2=451,5uA

Si consideramos X la corriente que circula por R4, tenemos X=(3,3-R3x(451,5u+X))/R4, dando X=104,25uA Luego Vd1= 2,778V. Luego Vds1=2,778-3,3=-0,522V Vgs1-Vtp=-0,425V, luego M1 esta en la regin de saturacin y la hiptesis es correcta. Q1: Vds1=-2,778V, Ids1= 451,25uA, Vgs1=-0,825V Consideremos ahora la segunda etapa. La puerta de M2 VG2= Vd1=2,778V. Es una etapa drenador comn y suponiendo trabaja en la regin de saturacin: Ids2=2,5mA(2,778-R5xIds2-Vtn)2. O sea 40000Ids22-48,56Ids2+14,13m=0 Las soluciones son 730uA y 483uA. Es valida la segunda. Ids2=483uA Vs2=483uAx4k=1,932V, Vds2= 3,3-1,932=1,368V Vgs2=2,778-1,932=0,846V, (Vgs2-Vtn)=0,446V. Luego la hiptesis de saturacin es correcta. Q2: Vds2= 1,368V, Ids2= 483uA, Vgs2=0,846V 2. Determinar los parmetros del modelo de pequea seal (gm y rds) para cada transistor. (1 punto) Transistor M1: gm1=K/(Vgs1-Vtp)/=5m(0.425)=2,125mA/V rds1=1/I=1/(10-4x451u)=22,17M Transistor M2: gm2=K/(Vgs2-Vtn)/=5m(0,446)= 2,23mA/V rds2=1/I=1/(10-4x483u)=20,7M 3. Calcular la ganancia del amplificador global a baja frecuencia. Considerar en esta fase que el condensador C1 acta como un cortocircuito sin influencia frecuencial. Indicar la topologa o tipo de cada una de las dos etapas amplificadoras. (2 puntos) Primera etapa: Ganancia= gm1(rds1//R3//R4)=2,125mA/Vx2,5K=5,312 Segunda fase: gm2(rds//R5)=2,23mAx4K=8,92 Ganancia=8,92/9,92=0,899 Atenuacin causada por Rs=7500/7600=0,986 Ganancia global=5,312x0,899x0,986=4,70 (13,45dB)

4. Determinar la frecuencia causada por la capacidad de entrada a la primera etapa (M1). Idem para la segunda etapa (M2). Idem para el circuito de salida (no considerar influencia alguna de C1. (2 puntos). Etapa entrada a M1: Resistencia equivalente: Rs//R1//R2=98,68 Capacidad equivalente: (2/3)CoxWL=100x10x10fF=6,66pF Frecuencia del polo: 270MHz Etapa entrada a M2 Resistencia equivalente: rds1//R3//R4=2,5k Frecuencia del polo: 86MHz Etapa de salida Resistencia equivalente: (rds2//R5)/9,92=2,5k/9,92=252 100nF Frecuencia del polo: 6,3kHz Amplificador con 3 polos, polo dominante a 6,3 kHz

: (2/3)10pF(1 -Av)=6,66x0,111=0,74pF

5. Dibujar una aproximacin a la repuesta frecuencia del amplificador en un plano de ganancia en dB y frecuencia en escala logartmica (diagrama de Bode). Indicar frecuencias (Hz) de inflexin y pendientes de las asntotas. (1 punto) Plana a 13,45dB Inflexion 1 a 6,3kHz Pendiente 20dB/dec Inflexion 2 a 86MHz Pendiente 40dB/dec Inflexion 3 a 270MHz Pendiente 60dB/dec 6. Determinar la frecuencia de transicin del amplificador global (ft, frecuencia en la que la ganancia global tiene valor 1 (0 dB)).(1 punto) Caen 13,45dB que a una pendiente de 20dB/dec corresponde a 0,67 dcadas 0,67=log(ft/6,3kHz), ft=29,46kHz