UNIVERSIDAD NACIONAL DEL CENTRO DEL PERU

Un Sistema Secuencial es aquel Sistema en donde los valores de salida no dependen nicamente de las combinaciones de entrada, sino tambin de la salida misma.

Asncrono: que no depende de una seal de sincrona, depende solamente de un cambio de entrada. Sncrono: en donde los cambios de estado dependen de una seal de sincrona conectada a los Flip Flops llamada reloj, Ck o Clk.

Mquina de Moore En el que la salida solo depende del estado presente.

Mquina de Mealy En el que la salida depende tanto de la entrada como del estado presente.

1.- Pasar las especificaciones verbales al diagrama de estados. 2.- Reducir estados equivalentes. 3.- Construir la tabla de estados. 4.- Asignar cdigos a los estados. 5.- Seleccionar los elementos de memoria. 6.- Obtener las tablas de excitacin. 7.- Minimizacin de las funciones de excitacin. 8.- Diagrama Esquemtico. 9.- Implementacin del circuito. Para comprender mejor se aplicar la metodologa al diseo de un divisor de frecuencia

1.- Pasar las especificaciones verbales a diagrama de estados

Un diagrama de estados es una representacin de los estados internos de un circuito secuencial y de las transiciones entre ellos, es decir una representacin grfica de su funcionamiento. En el modelo de Moore, se representan a los estados internos por crculos que contengan en su interior la denominacin de dicha variable y el valor de salida 0 o 1 dependiente del estado interno. La variable de entrada se representa con X, y con una flecha se indica la transicin del estado origen al estado destino. X=0

I1/0

I0/1 X=0

X=1

I2/0 X=0

Diagrama de flujos

1.- Pasar las especificaciones verbales a diagrama de estados

Entrada I0 I1 I2 I0 I1 I2

Salida

Diagrama de temporizacin correspondiente al diagrama de flujos del divisor por tres del modelo de Moore

1.- Pasar las especificaciones verbales a diagrama de estados

X=0/S=0

En el modelo de Mealy, se representan a los estados internos por crculos que contengan en su interior la denominacin de la variable, que en este caso va sola sin indicar el estado de salida. Las variables de entrada se representa con X, que con una flecha se indica la transicin del estado origen al estado final. Sobre esta flecha se representa adems, el valor de la variable de salida, indicando de esta manera que la salida depende del estado interno en el que se encontrara y del valor de la variable de entrada en cada instante.

I1

I0 X=0/S=0

X=1/S=1

I2 X=0/S=0

Diagrama de flujos

1.- Pasar las especificaciones verbales a diagrama de estados

Entrada I2 I0 I1 I2 I0 I1

Salida

Diagrama de temporizacin correspondiente al diagrama de flujos del divisor por tres del modelo de Mealy

2.- Reduccin de estados equivalente

A veces es posible obtener un diagrama de estados reducido, eliminando estados equivalentes de acuerdo con el siguiente criterio: Dos estados Ii e Ij son equivalentes y pueden reducirse a un estado nico si, y solo si, ambos estados Ii e Ij iniciales evolucionan al mismo estado In final, tanto para la entrada X=1 como la entrada X=0, siendo adems las salidas asociadas a los estados Ii e Ij mismas.

3.- Construccin de la tabla de estados

Estado inicial X Estado final Salida Mealy Salida Moore I0 I0 I1 I1 I2 I2 0 1 0 1 0 1 I0 I1 I1 I2 I2 I0 0 0 0 0 0 1 1 1 0 0 0 0

Tabla de estados del divisor por tres del modelo de Mealy y Moore

4.- Asignacin de los cdigos de estados

El nmero de bits a emplear ser igual al nmero de elementos memoria , es decir , si hay N estados, el nmero n ser como mnimo el que cumpla: 2n-1 < N < 2n. En nuestro caso existen 3 estados, entonces sern necesarios al menos 2 bits para codificarlos y los podemos asignar, por ejemplo de la siguiente manera: I0 00 I1 01 I2 10 Sustituyendo estos cdigos en las tabla de estado se tiene: Estados 2 3o4 5a8 9 a 16 17 a 32 33 a 64 65 a 128 129 a 256 257 a 512 513 a 1024 Cantidad de Flip Flops 1 2 3 4 5 6 7 8 9 10

4.- Asignacin de los cdigos de estados

Estado inicial X Estado final Salida Mealy Salida Moore 00 00 01 01 10 10 0 1 0 1 0 1 00 01 01 10 10 00 0 0 0 0 0 1 1 1 0 0 0 0

5.- Seleccin de elementos de memoria

En esta fase se decide que elemento de memoria va a ser usado en el diseo, es decir, rels, biestables, etc., para lo cual nos basaremos en consideraciones de velocidad, economa, disposicin Etc. En nuestro ejemplo utilizaremos flip flops del tipo JK.

6.- Tablas de excitacin

Una vez conocido cual es el tipo de flip flop que vamos a utilizar, debemos determinar las conexiones que deben realizarse entre los diferentes flip flops para que se comportan de acuerdo con el contenido de la tabla de estados. Para ello se recurre a las tablas de excitacin del flip flop JK. Estas tablas nos indican los valores que hay que aplicar a las entradas J y K para que la salida evolucione de uno a otro estado.

6.- Tablas de excitacin

Teniendo en cuenta la tabla de excitacin del flip flop JK la tabla de estados se transforma en la tabla de excitacin del circuito.

Estado inicial Estado final X J1 Q1 Q0 Q1n+1 Q0n+1

K1 J0

K0

Salida Salida Mealy Moore

0 0 0 0 1 1

0 0 1 1 0 0

0 1 0 1 0 1

0 0 0 1 1 0

0 1 1 0 0 0

0 0 0 1 X X

X X X X 0 1

0 1 X X 0 0

X X 0 1 X X

0 0 0 0 0 1

1 1 0 0 0 0

7.- Minimizacin de las funciones de excitacin

A partir de la tabla de excitacin obtenida en la etapa anterior se determina las entradas de los flip flops en funcin de los estados iniciales y de las entradas al circuito secuencial. Para nuestro caso se trata de obtener J0, K0, J1, K1, en funcin de Q0, Q1 y X.

Estado inicial Estado final X J1 Q1 Q0 Q1n+1 Q0n+1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 X X

K1 J0 X X X X 0 1 0 1 X X 0 0

K0 X X 0 1 X X

Salida Salida Mealy Moore 0 0 0 0 0 1 1 1 0 0 0 0

7.- Minimizacin de las funciones de excitacin

A partir de la tabla de excitacin obtenida en la etapa anterior se determina las entradas de los flip flops en funcin de los estados iniciales y de las entradas al circuito secuencial. Para nuestro caso se trata de obtener J0, K0, J1, K1, en funcin de Q0, Q1 y X.

Estado inicial Estado final X J1 Q1 Q0 Q1n+1 Q0n+1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 X X

K1 J0 X X X X 0 1 0 1 X X 0 0

K0 X X 0 1 X X

Salida Salida Mealy Moore 0 0 0 0 0 1 1 1 0 0 0 0

7.- Minimizacin de las funciones de excitacin

Se dibujan los mapas de Karnaugh para definir las funciones de entrada a cada uno de los flip flops 00
0

Q1Q0 01 11
2

10
6

00
4

Q1Q0 01 11
2

10
6

0 X 1
1

0 0

1 1

X X

X X X

0 1
1

X X

0 X

X X

0 1

J1 = Q0 00
0

K1 = X 10
6

Q1Q0 01 11
2

00
4

Q1Q0 01 11
2

10
6

0 X 1

0 1

X X

X X

0 0 X

0 1
1

X X

1 1

X X

X X

J0 = XQ1

K0 = 1

7.- Minimizacin de las funciones de excitacin

Para las funciones de salida los mapas de Karnaugh son los siguientes: Q1Q0 01 11
2

00
0

10
6

00
4

Q1Q0 01 11
2

10
6

0 X 1
1

0 0

0 0

X X

0 X 1

0 1
1

1 1

0 0

X X

0 0

S1 = XQ1 Modelo Mealy

S2 = Q1Q0 Modelo Moore

8.- Diagrama esquemtico

Partiendo de las ecuaciones obtenidas se pasa a la implementacin del circuito. Salida Mealy

J1 Reloj

Q1 Q1

J0

Q0 Q0

X Entrada

K1

K0

Salida Moore

Divisor de frecuencia por tres para los modelos Mealy y Moore