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Projeto de Sistemas
Combinacionais
Multinvel
Raul Queiroz Feitosa
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Objetivo


Ilustrar algumas tcnicas para o projeto de
redes de portas lgicas multinveis.
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Contedo
Introduo
Transformaes Tpicas
Implementaes Alternativas
Redes com Portas XOR e XNOR
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Introduo
Projeto de sistemas combinacionais multinvel
mais complexo porque:
no existe uma forma padro para tais redes,
muitas restries devem ser satisfeitas
simultaneamente,
devem-se considerar vrias sadas.
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3
Introduo
Um procedimento manual de projeto:

1. Obtenha a SP ou PS para o sistema.
2. Transforme as expresses de modo a atender as
exigncias (p.ex., tamanho da rede, seu retardo e o
conjunto de portas que pode ser usado).
3. Transforme a rede resultante numa equivalente que use
portas do conjunto de portas disponveis.

Vrias iteraes podero ser necessrias.
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Contedo
Introduo
Transformaes Tpicas
Implementaes Alternativas
Redes com Portas XOR e XNOR
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Tamanho de rede: Fatorao

O tamanho de rede pode ser aproximado pelo nmero de portas e
pelo nmero de entradas de portas.

Como o nmero de portas corresponde ao nmero de operadores
na expresso de chaveamento, o nmero de portas pode ser
reduzido fatorando-se a expresso.
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Tamanho de rede: Fatorao
Exemplo 1:
Obtenha uma rede multinvel para um comparador de um bit, o qual o
componente de um comparador de n bits, conforme a especificao

Entradas: x,y e {0,1}
ce {MAIOR, IGUAL, MENOR}
Sada: ze {MAIOR, IGUAL, MENOR}
MAIOR se x>y ou (x=y e c=MAIOR)
Funo: z = IGUAL se x=y e c=IGUAL
MENOR se x<y ou (x=y e c=MENOR)
como mostra a figura a seguir:
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Tamanho de rede: Fatorao
comparador
de 1 bit
comparador
de 1 bit
comparador
de 1 bit
comparador
de 1 bit
comparador
de 1 bit
comparador
de 1 bit
{ MAIOR,
IGUAL,
MENOR}
{ MAIOR,
IGUAL,
MENOR}
Exemplo 1 (cont.):

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Tamanho de rede: Fatorao
Exemplo 1 - soluo:
Codificao


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MAIOR
IGUAL
MENOR
linhas referentes a
outros valores de c so
tanto faz
poderiam ter sido
codificados com 2 bits;
usaram-se 3 bits para
simplificar o exerccio.
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Tamanho de rede: Fatorao
Exemplo 1 soluo (cont.):
Aplicando Mapa de Karnaugh obtm-se as seguintes
expresses:



Rede resultante:
7 portas AND e 4 portas OR
22 portas equivalentes (vide tabela do captulo sobre Descrio e
Anlise)
25 entradas de porta.
MAIOR
IGUAL
MENOR
SP
PS
Tamanho de rede: Fatorao
Exemplo 1 soluo (cont.):
Para reduzir os nmeros anteriores fatoram-se c
2
e c
0
.



Rede resultante:
18 portas equivalentes
Outra reduo: portas NAND 9 portas equivalentes.
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Tamanho de rede: Fatorao
Exemplo 1 soluo (cont.):
tamanho=2
tamanho=2
tamanho=2
tamanho=2
tamanho=2
tamanho=2
tamanho=2
tamanho=2
tamanho=2
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=1
tamanho=2
Tamanho de rede: Fatorao
Exemplo 2:
Um incrementador mdulo 64 (captulo anterior) corresponde
s expresses:







Rede de 3 Nveis: 6 NOTs, 20 ANDs 5 ORs e 77 entradas de
porta.
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0 0
0 1 0 1 1
0 1 2 0 2 1 2 2
0 1 2 3 0 3 1 3 2 3 3
0 1 2 3 4 0 4 1 4 2 4 3 4 4
0 1 2 3 4 5 0 5 1 5 2 5 3 5 4 5 5

x z
x x x x z
x x x x x x x z
x x x x x x x x x x z
x x x x x x x x x x x x x z
x x x x x x x x x x x x x x x x z
=
+ =
+ + =
+ + + =
+ + + + =
+ + + + + =
8
Tamanho de rede: Fatorao
Exemplo 2 (cont.):
Fatorando, obtm-se







Rede de 3 Nveis: 6 NOTs, 10 ANDs, 9 ORs e 61 entradas de
porta.

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Tamanho de rede: Fatorao
Exemplo 2 (cont.):
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9
Nmero de Entradas: Decomposio
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O nmero de entradas em uma porta igual ao nmero de literais
no termo correspondente da expresso.

Logo, o nmero de entradas pode ser reduzido pela
decomposio de uma porta de mltiplas entradas em diversas
portas menores, p.ex.,


AND e OR so associativas.
Nmero de Entradas: Decomposio
Exemplo 3 : Considere a implementao do exemplo
anterior usando portas de no mximo 3 entradas.





Esta transformao aumenta o nmero de portas e de nveis, mas
algumas portas OR e AND so compartilhadas por diversas
sadas (vide prximo slide).
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a
43
a
210
r
210

10
Nmero de Entradas: Decomposio
Exemplo 3 (cont.):
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Nmero de Entradas: Decomposio
Exemplo 3 (cont.):
Como nos exemplos anteriores, esta rede pode ser
transformada em outra equivalente incluindo, p.
ex., portas NAND ou NOR.
Da resultaria uma rede com 6 NOTs, 18 NAND e
3 NORs; tamanho 31 portas equivalentes; caminho
crtico vai de r
210
at z
5
.
Note que a decomposio utilizada no pode ser
feita diretamente para portas NAND e NOR por
que os operadores correspondentes no so
associativos.
20
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Carga de Sada: Bufferizao
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Exemplo 4 : Considere a rede que implementa o
conjunto de expresses z
i
= w x y
i
0 i 63.

Carga de Sada: Bufferizao
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Exemplo 4 (cont.):
A carga de sada da porta NAND 64I, onde I o fator
de carga das portas NOR (inaceitvel!)
O retardo de propagao (alto para baixo) de x para z
i
(para
uma carga na sada igual a 5) seria:
(0,05+0,03864) + (0,07+0,0165)= 2,63 ns.
Usando buffers, o retardo ficaria




(0,05+0,0382) + (0,05+0,00632) + (0,07+0,0165)= 0,65 ns.
atraso de propagao
fator de carga
tipo
carga
padro
Fain
tam.
portas
equiv.
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Retardo: Caminho Crtico
O retardo tende a crescer com o nmero de nveis.
Por este ponto de vista, a rede de retardo mnimo
seria a de 2 nveis.
Contudo, essa rede pode implicar num grande
nmero de entradas de porta e carga elevada (j
discutido).
compromisso!!!!
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Contedo
Introduo
Transformaes Tpicas
Implementaes Alternativas
Redes com Portas XOR e XNOR
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Implementaes Alternativas
Exemplo 5 :
Projete um circuito combinacional gerador de
paridade par com 8 entradas.

Entrada: x = { x
7
,x
6
,...,x
0
}, x
i
e {0,1}
Sada: z

e {0,1}

Funo:

25

=

=
contrrio caso 0
par for se 1
7
0 i
i
x
z
Implementaes Alternativas
Exemplo 5 (cont.) :
Alternativa 1
SP: 128 mintermos nenhuma reduo possvel
Custo: 128 portas AND e 1 porta OR
Cada AND com 8 entradas, OR com 128 entradas
No prtico: muitas portas e fanin muito
elevado.
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Implementaes Alternativas
Exemplo 5 (cont.) :
Alternativa 2
Admitindo que o nmero mximo de entrada seja 4, dividem-
se os 8 bits em 2 grupos de 4 bits, ou seja,
x = (x
l
,x
r
)
A paridade P (x) ento calculada pela frmula

P (x) =P (x
l
) P (x
r
) + P (x
l
) P (x
r
)

Cada funo exige 8 portas AND de quatro entradas e uma
porta OR de oito entradas.
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Implementaes Alternativas
Exemplo 5 (cont.) :
Alternativa 2

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Implementaes Alternativas
Exemplo 5 (cont.) :
Alternativa 2

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nmero
nveis
tipo
carga
entrada
portas
Contedo
Introduo
Transformaes Tpicas
Implementaes Alternativas
Redes com Portas XOR e XNOR
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Rede com porta XOR
Exemplo 6:
Verificador de paridade impar.
Entrada: x = { x
7
,x
6
,...,x
0
}, x
i
e {0,1}
Sada: z

e {0,1}

Funo:

=

=
contrrio caso 1
par for se 0
7
0 i
i
x
z
Rede com porta XOR
Exemplo 6 soluo:






Tamanho da rede: 21 portas equivalentes.
A verso a partir de AND, OR e NOT teria 9 nveis.
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Exerccio
Exerccio 1: Projete um detector de erro simples para o cdigo
2-entre-5. A entrada um dgito no cdigo 2-entre-5, e a sada
s ser 0 se o nmero de 1s for igual a 2. Use somente portas
da tabela dada no captulo sobre Descrio e Anlise. Tente
minimizar o retardo da rede.

Exerccio 2: Projete uma rede que implemente a adio de dois
nmeros inteiros, na faixa de 0 a 3, e d uma sada de vai-
um. Use somente portas da tabela dada no captulo sobre
Descrio e Anlise. Reduza o nmero de portas
compartilhando sub-redes entre as sadas.
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Exerccio
Exerccio 3: Projete um comparador de magnitude
para dois nmeros inteiros na faixa [0,3] usando
somente portas AND e XOR. A entrada so dois
vetores de dois bits e a sada tem trs valores: maior,
igual e menor.

Exerccio 4: Redesenhe o comparador que resultou do
Exemplo 1 de modo que somente portas XOR e
NAND sejam usadas.
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Projeto de Sistemas
Combinacionais Multinvel
Fim