Dispositivos de Chaveamento

Raul Queiroz Feitosa

Objetivo

Ilustrar os conceitos, a estrutura e o comportamento dos circuitos lgicos que realizam as funes de chaveamento.

Contedo
Introduo Representao de variveis binrias Portas CMOS Efeito da Carga Margem de Rudo Barramentos Drivers de trs estados Evoluo Acondicionamento
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Introduo
Realizao de sistemas digitais em 2 nveis:
1.

Nvel lgico: baseado em componentes primitivos, chamados portas.

independe do nvel de circuito agiliza o projeto (permite abstrao dos detalhes do nvel de circuito)

2.

Nvel de circuito: corresponde realizao fsica.

certas caractersticas neste nvel que determinam se a rede de portas fisicamente realizvel
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Contedo
Introduo Representao de variveis binrias Portas CMOS Efeito da Carga Margem de Rudo Barramentos Drivers de trs estados Evoluo Acondicionamento
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Representao variveis binrias

Estados 0 e 1 representados por sinais eltricos (tenses, correntes, carga eltrica, etc):
Exemplo: CMOS 3.3V 3,3 V Tenses
lgica positiva lgica negativa

Regio VH 2,0V 0,8 V 0,6 V VHmin Regio Proibida VLmax Regio VL VLmin

Contedo
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Chaves tipo n e tipo p

chave tipo n chave tipo p

VCA
resistncia entre A e B muito baixa: chave FECHADA (ligada)

VBC
resistncia entre A e B muito baixa: chave FECHADA (ligada)

VTh

resistncia entre A e B muito alta: chave ABERTA (desligada)

VTp

resistncia entre A e B muito alta: chave ABERTA (desligada)

B C VCA
transistor nMOS

VBC C

B pS A

nS A
smbolo lgico

transistor pMOS

smbolo lgico

B C porta A dreno fonte C porta

B dreno fonte A C porta

B dreno fonte A C porta

B dreno fonte A
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Exemplo
Porta NOT
VDD vout x vin VDD z vout Vin Terra (0V) vin VH VL vout VL VH x z VTn x 1 0 VDD-VTp VTDD z 0 1
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pS fechada nS aberta

pS aberta nS fechada

Exemplos
NAND
x y z x y

NOR
z

AND
x y z x y

OR
z

x 0 0 1 1

y 0 1 0 1

z 1 1 1 0

z 1 0 0 0

z 0 0 0 1

z 0 1 1 1
10

Exemplos
XOR
x y z

NOTXOR
x y z

x 0 0 1 1

y 0 1 0 1

z 0 1 1 0

z 1 0 0 1

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Exemplos
Portas complexas AND-OR-INVERT
u v x y z x y

OR-AND-INVERT
u v z

z = ( uv + xy )

z = ( u+v ) ( x+y )

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Contedo
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Retardo de propagao
o tempo entre pontos pr-definidos (normalmente 50%) nos sinais de entrada e seu efeito na sada.
x alto ENTRADA 50% baixo 50% z

alto SADA baixo Retardo de propagao de alto para baixo tpHL 50% tpLH 50% Retardo de propagao de baixo para alto
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Tempo de Transio
o tempo para que um sinal se modifique entre pontos pr-definidos (normalmente 10% e 90%) durante uma transio).
alto baixo 10%

90%

90% 10%

Retardo de subida

tr

tf

Retardo de descida

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Efeito da carga
O nmero de entradas ligadas a uma sada numa rede lgica afetam os nveis (carga esttica - Rin) e os tempos do sinal na sada (carga dinmica - Cin).

Circuito equivalente para a entrada de uma porta Iin porta vin Cin Rin

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Efeito da carga
A carga total aplicada a uma sada a combinao das cargas de todas as cargas de entrada a ele conectadas.
VDD

x vin

z vout

Iin Cin

Iin Rin Cin Rin

...

Terra (0V)

Para sada alta, quanto maior o nmero de entradas, menor vout (carga esttica) e maior o tempo de propagao tp (carga dinmica). Anlogo para sada baixa.
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Efeito da carga sobre propagao

alto ENTRADA baixo

alto SADA baixo carga A tpHL para carga A tpHL para carga B
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carga B

Clculo do tempo de propagao

Procedimento:
1. 2.

3.

Uma unidade de carga-padro definida para a famlia (normalmente NOT) A carga das entradas de porta dada em termos desta unidade, o chamado fator de carga da entrada (I) A carga total de uma sada (L) a soma dos fatores de carga de todas as entradas conectadas quela sada.
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Clculo do tempo de propagao

Procedimento:
4.
1

As caractersticas de tempo da sada de porta so dadas em termos desta carga total. Normalmente os retardos de propagao dependem linearmente desta carga, p.ex.: tpLH = 0,10 + 0,04 L ns

porta 2 porta 3 porta 4 porta 5

3 porta 1 Carga total (L) = 7 2

20

10

Fanout, fanin
Porta AND com fanin = 3

Fator de fanout:
a carga mxima tolervel a ser aplicada a uma sada lgica de modo que os tempos de propagao sejam aceitveis. normalmente definida em termos de nmeros de carga padro (p.ex., 12).

Fanin:
o nmero de entradas de uma porta. Quanto maior, menor a diferena entre as tenses alta e baixa e maiores os tempos de propagao.
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Contedo
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Margem de Rudo
Para tolerar rudo fundamental que as faixas de tenso para entrada e sada difiram.
Nveis de sada Nveis de entrada VHmin (ENTRADA) Regio Proibida VLmax (SADA) VLmax (ENTRADA)
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VHmin (SADA)

Retardo-Potncia
Normalmente, o aumento da velocidade (reduo dos retardos) vem acompanhado de um aumento de potncia dissipada. O produto retardo-potncia tem sido uma mtrica de qualidade de famlias de CIs Por exemplo, CMOS tem alta resistncia nas entradas das portas, e quase toda a potncia dissipada na transio dos sinais; esta vantagem diminui com aumento da frequncia.
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Contedo
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Barramento
um sistema de condutores inteiramente passivos que levam sinais para diversos dispositivos de entrada.

CPU

MEMRIA

E/S

Barramento

O nvel de tenso em um condutor do barramento pode ser determinado por no mximo uma de um conjunto de sadas.
26

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Buffer de trs estados

Se mais de uma sada coloca tenso no barramento, pode ocorrer um curto circuito. Por exemplo,
VDD off x1=1 on off VDD on x2=0

um condutor do barramento
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Buffer de trs estados

No buffer de trs estados a sada pode assumir os valores 0, 1 e alta impedncia. e0
mdulo

e x z

x0 e1 x1

VDD off

mdulo 1

smbolo

z=

x, se e=1 Z, se e=0
funo

off
mdulo n

en xn

no terceiro estado ambos os transistores de sada ficam desligados

No mximo um tem ei=1

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Contedo
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Evoluo
# transistores ~10 0-100 100-10.000 10.0001.000.000 >1.000.000 1965-1971 perodo Nvel de integrao SSI MSI LSI VLSI ULSI Funes tpicas Portas, flip-flops Somadores, contadores, registradores ROMs, PLAs, memrias pequenas Memrias grandes, microprocessadores
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1972-1977 1978-1991 1991-

15

A lei de Moore
O nmero de transistores num chip dobrar a cada ano. Na realidade, a partir de 1970, o nmero tem dobrado mais ou menos a cada 18 meses.

Gordon Moore- Co-fundador da Intel

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Crescimento da Densidade
1 bilho

Transistores por chip

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Contedo
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Acondicionamento
Pastilha de silcio

pino Chip encapsulado

Fio chip at o pino

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Acondicionamento
Placa de Circuito Impresso

conector

Backplane com conectores e fiao

ventuinhas

Fonte

Gabinete com racks de placas de ciruito impresso e equipamento auxiliar

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Acondicionamento
Pastilha de Silcio

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Acondicionamento
Conexo do chip aos pinos

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Acondicionamento
Circuito encapsulado

38

19

Acondicionamento
Placa de Circuito Impresso

39

Acondicionamento
Backplane

40

20

Acondicionamento
Rack

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Exercicios
Exerccio 1:Determine os retardos de propagao referentes
a uma porta NOR que tem as formas de onda de entrada (x e y) e sada (z) descritas abaixo.

x y z tempo 42

21

Exercicios
Exerccio 2:Em relao a determinada porta, os retardos de
propagao so dados pela expresso tpHL=0,43 + 0,15 L (ns) tpLH=0,35 + 0,25 L (ns) Mostre um par de formas de onda possvel para L =1 e para L = 2.

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Exercicios
Exerccio 3:Determine os tempos de subida e descida do
diagrama de tempo descrito abaixo.

cada marca: 0,25 ns

tempo
44

22

Exercicios
Exerccio 4:Determine as margens de rudo referentes
porta com as seguintes faixas de tenso: a < VH(ENTRADA) b c < VL(ENTRADA) d e < VH(SADA) f g < VL(SADA) h

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Dispositivos de Chaveamento

Fim
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23