Curso: VHDL (VHSIC Hardware Description Language)

VHSIC Very High Speed Integrated Circuit

Cap.2 - VHDL: Fundamentos del Lenguaje

Departamento Departamento de de la la Defensa Defensa de de los los E.U.A. E.U.A. Desarrollo de Lenguajes para Descripcin de Hardware Programa: Programa: Very Very High High Speed Speed Integrated Integrated Circuits Circuits (VHSIC) (VHSIC) 1970s 1970s IDL/IBM, IDL/IBM, HDL/TI, HDL/TI, ZEUS/GE ZEUS/GE Desarrollo Desarrollo en en rea rea Industrial Industrial AHPL, AHPL, DDL, DDL, CDL, CDL, ISPS ISPS Desarrollo Desarrollo en en rea rea Acadmica Acadmica 1980s 1980s AHDL, AHDL, ABEL, ABEL, CUPL CUPL VHDL VHDL y y Verilog Verilog 1993 1993 VHDL93 VHDL93 Estndar Estndar IEEE IEEE -1164 1164 1983 1983 VHDL VHDL Desarrollo: Desarrollo:

IBM, IBM, Texas Texas Instruments Instruments e e Intermetrics Intermetrics 1987 1987 VHDL87 VHDL87

Estndar Estndar IEEE IEEE -1076 -1076

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Ventajas de VHDL Notacin Estandarizada Disponibilidad al Pblico Independencia del Sistema de Desarrollo Independencia de la Metodologa de Diseo (PLDs, ASICs, FPGAs) Independencia de la Tecnologa y Proceso de Fabricacin (CMOS, Bipolar, BiCMOS) Reutilizacin de Cdigo Capacidad descriptiva del comportamiento del sistema en distintos niveles de abstraccin: Algoritmico, RTL (Register Transfer Logic) o concurrente, estructural (Lgico), Netlist. Facilitar la Verificacin/Prueba y puesta a punto del sistema a disear. Adicin de la extensin analgica (IEEE1076.1) que permite la especificacin, simulacin y sntesis de sistemas digitales, analgicos y mixtos

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Elementos sintcticos del VHDL Comentarios Smbolos especiales Identificadores Nmeros Caracteres Cadenas Cadenas de bits Palabras reservadas
Se consideran comentarios despus de dos guiones medios seguidos --. Existen caracteres especiales sencillos como (&, #, +, *, =) o dobles como ( :=, <=). Es lo que se usa para dar nombre a los diferentes objetos del lenguaje. Se considera que se encuentra en base 10, se admite la notacin cientfica convencional es posible definir nmeros en otras bases utilizando el smbolo # : 2#11000100# Es cualquier letra o carcter entre comillas simples: 3, t Son un conjunto de caracteres englobados por comillas dobles: hola Los tipos bit y bit_vector son en realidad tipo carcter y arreglo de caracteres respectivamente, se coloca un prefijo para indicar la base : O126, XFE Son las instrucciones, rdenes y elementos que permiten definir sentencias.

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Identificadores Nombres o etiquetas que se usan para referirse a: Variables, Constantes, Seales, Procesos, Entidades, etc. Estn formados por nmeros, letras (maysculas o minsculas) y guin bajo _ con las reglas especificadas en la tabla siguiente. Longitud (Nmero de Caracteres): Sin restricciones Palabras reservadas por VHDL no pueden ser identificadores En VHDL, un identificador en maysculas es igual a su contraparte en minsculas

Reglas para especificar un identificador Segundo carcter no puede ser un guin bajo ( _ ) Dos guiones bajos no son permitidos Un identificador no puede utilizar smbolos especiales

Incorrecto S_4bits Resta__4 Clear#8

Correcto Suma4 S4_bits Resta_4_ Clear_8

Primer carcter debe ser siempre una letra mayscula o minscula 4Suma

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Lista de palabras reservadas en VHDL

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Mayor Precedencia de operadores

** * + (signo) + = AND ABS / - (signo) /= OR & < NAND <= NOR > XOR <= XNOR NOT MOD REM

Menor

La La precedencia precedencia de de operadores operadores se se encuentran encuentran ordenados ordenados de de mayor mayor (arriba) (arriba) aa menor menor (abajo), (abajo), los los operadores operadores que que se se encuentran encuentran en en la la misma misma fila fila tienen tienen la la misma mismaprecedencia precedenciayysern sernevaluados evaluadossiguiendo siguiendoel elorden ordende deizquierda izquierdaaaderecha. derecha.

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Objetos y Tipos de Datos Booleano (False, True)

Objetos

Tipo Datos Enumerated (Enumerados)

Bit (0, 1) Character (Carcter) String (Cadena-Caracteres) std_ulogic std_logic

Objetos VHDL Constantes Variables Seales File Floating Point (Punto Flotante) Physical (Fsicos) Array (Arreglos) Compuestos
No soportado por herramientas de Sntesis

(U,X,0,1,Z,W,L,H,-)

Enteros [-(231-1) a (231-1)] Escalares Integer (Enteros) Positive (No-Cero y No-Negativos) Natural (No-Negativos) Real Time (Tiempo) Bit_Vector Std_ulogic_vector Std_logic_vector Record (Registro) Access (Acceso) Unsigned Signed

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Objetos de Datos

Un Un objeto objeto de de datos datos en en VHDL VHDL es es un un elemento elemento que que toma toma un un valor valor de de algn algn tipo tipo de de dato dato determinado, segn sea el tipo de dato, el objeto poseer un conjunto de propiedades. determinado, segn sea el tipo de dato, el objeto poseer un conjunto de propiedades. En EnVHDL VHDLlos losobjetos objetosde dedatos datosson songeneralmente generalmenteuna unade delas lastres tresclases clasessiguientes: siguientes:
Constantes Constantes Una Una constante constante es es un un elemento elemento que que puede puede tomar tomar un un nico nico valor valor de de un un tipo tipo dato, dato, las las constantes constantes pueden pueden ser ser declaradas declaradas dentro dentro de de entidades, entidades, arquitecturas, arquitecturas, procesos procesos y y paquetes. paquetes. CONSTANT CONSTANT identidicador identidicador :: tipo tipo := := valor; valor; Ejemplo Ejemplo CONSTANT CONSTANT byte: byte: integer integer := := 8; 8; Variables Variables Las Las variables variables pueden pueden ser ser modificadas modificadas cuando cuando sea sea necesario, necesario, pueden pueden ser ser declaradas declaradas solamente solamente dentro dentro de de los los procesos procesos y y subprogramas. subprogramas.

VARIABLE VARIABLE identidicador identidicador :: tipo tipo [:= [:= valor]; valor]; Ejemplo Ejemplo VARIABLE VARIABLE aux1, aux1, aux2: aux2: bit; bit;

Seales Las seales si pueden almacenar o pasar valores lgicos, por lo tanto, representan elementos de memoria o conexiones y si pueden ser sintetizadas. Son declaradas en las arquitecturas antes del BEGIN.

SIGNAL SIGNAL identidicador identidicador :: tipo tipo [:= [:= valor]; valor]; Ejemplo Ejemplo SIGNAL SIGNAL A, A, B B :: bit bit := := 0; 0; SIGNAL SIGNAL dato: dato: bit_vector bit_vector (7 (7 downto downto 0); 0);

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Estructura de VHDL

Estructura Estructura General General de de un un Programa Programa VHDL VHDL Unidades Unidades de de Diseo Diseo (design (design units) units)

Cada uno formado por declaraciones o instrucciones que definen, estructuran, analizan y evalan el comportamiento de un sistema digital

Declaracin Declaracin de de Entidad Entidad (entity (entity declaration) declaration) Unidad Unidad Primaria Primaria

Configuracin Configuracin (configuration) (configuration) Unidad Unidad Primaria Primaria

Declaracin Declaracin de de Paquete Paquete (package (package declaration) declaration) Unidad Unidad Primaria Primaria

Arquitectura Arquitectura (architecture) (architecture) Unidad Unidad Secundaria Secundaria

Unidades indispensables en la descripcin de un sistema

Cuerpo Cuerpo del del Paquete Paquete (package (package body) body) Unidad Unidad Secundaria Secundaria

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Entidad - Qu es?

entidad entidad ( (entity) entity)

Bloque Bloque elemental elemental de de diseo diseo

Circuitos Circuitos elementales elementales digitales digitales que que forman forman de de manera manera individual individual o o en en conjunto conjunto un un sistema sistema digital digital Ejemplos: Ejemplos: Compuertas, Compuertas, Flip-Flops, Flip-Flops, Sumadores/Restadores, Sumadores/Restadores, Multiplexores, Multiplexores, Contadores, Contadores, Multiplicadores, Multiplicadores, ALUs, ALUs, Neurona-Digital, Neurona-Digital, etc. etc.
Ejemplo-1: Ejemplo-1: Sumador Sumador

Cin Puertos de Entrada A B Entidad Sumador

Cout Puertos de Salida SUMA

Declaracin Declaracin de de una una entidad entidad Consiste Consiste en en la la descripcin descripcin de de los los puertos puertos de de entrada entrada o o salida salida de de un un circuito, circuito, el el cual cual es es identificado identificado como como una una entidad entidad ( (entity) entity) Importante! Importante! No No se se describe describe cmo cmo ser ser realizado realizado o o implementado implementado el el circuito, circuito, es es decir, decir, su su Arquitectura Arquitectura

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Entidad - Cmo se describe a un Puerto?

Descripcin de un Puerto

Nombre Identificador in = Entrada out = Salida inout

Modo

Tipo de Dato
Conjuntos de Valores que se les ha asignado un nombre (p.ej. bit, boolean, bit_vector, etc), de tal forma que un objeto (p.ej. una Seal) de un determinado Tipo (p.ej. el tipo bit_vector) pueda tomar cualquier valor dentro del conjunto de valores que define al Tipo especificado.

Puerto de Entrada (Lectura) y Salida (Escritura) El valor ledo (Entrada) es aqul que llega al puerto, y no el valor que se le asigna (Salida), en caso de existir.

bit (pkg.standard) boolean

(pkg.standard)

Valores de 0 o 1 Lgico Define valores de cierto o falso de acuerdo con una expresin Conjunto de bits que representa a un grupo de seales de ent. o sal. Nmeros enteros

buffer
Similar al Puerto de Salida (Escritura), pero adems puede ser ledo. El valor ledo (Entrada) es el mismo valor asignado (Salida) al puerto.

bit_vector
(pkg.standard)

integer
(pkg.standard) Paquete (pkg.) en el cual es definido el tipo. Ver: Uso de Libreras y Paquetes

std_logic
(pkg.std_logic_1164)

Valores U, X, 0, 1, Z, W, L, H, - Arreglos de std_logic

std_logic_vector
(pkg.std_logic_1164)

Ms tipos
Se irn introduciendo conforme avance el curso

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Ejemplo general- MUX

Ejemplo-2: Ejemplo-2: MUX MUX --Entidad ENTITY mux IS PORT (a, b, sel: IN bit; sal: out bit); END sumador;

--Arquitectura Estructural
ARCHITECTURE estructural OF mux IS SIGNAL ax, bx, nosel :bit; BEGIN U0: ENTITY inv PORT MAP (e=>sel, y=>nosel); U1: ENTITY and2 PORT MAP (e1=>a, e2=>nosel, y=>ax); U2: ENTITY and2 PORT MAP (b, sel, bx); U3: ENTITY or2 PORT MAP (e1=>ax, e2=>bx, y=>ax); END estructural ;

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Ejemplo general- MUX

Ejemplo-2: Ejemplo-2: MUX MUX (continuacin) (continuacin) --Arquitectura concurrente o RTL

ARCHITECTURE flujo1 OF mux IS SIGNAL ax, bx, nosel : bit; BEGIN nosel <= NOT sel; ax <= a AND nosel; bx <= b AND sel; sal <= ax OR bx; END flujo1;

--Arquitectura comportamental o funcional

ARCHITECTURE comportamental OF mux IS BEGIN PROCESS (a, b, sel) - - Lista sensible BEGIN IF (sel=0) THEN sal <= a; ELSE sal <= b; END IF; END PROCESS; END comportamental;

--Arquitectura concurrente o RTL

ARCHITECTURE flujo2 OF mux IS BEGIN sal <= a WHEN sel =0 ELSE b; END flujo2;

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Entidad - Ejemplo: Sumador Completo

Ejemplo-3: Sumador Cin Puertos de Entrada A B Entidad Sumador Cout Puertos de Salida SUMA

(entity) Inicia declaracin de la entidad (--) Indica Comentario

Identificador de la entidad

Nombres de los puertos

Lnea N. 1 2 3 4 5

Sumador-completo de dos datos con longitudes de 1-bit (Declaracin de Entidad) --Declaracin de la entidad de un circuito sumador entity sumador is port (A, B, Cin: in bit; SUMA, Cout: out bit); end sumador;
Modo de Operacin Tipo de Dato

(;) Finaliza declaracin o subdeclaracin

(end) Finaliza declaracin de la entidad

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Entidad - Ejemplo: Detector A

Ejemplo-4

a3 b3 a2 b2 a1 b1 a0 b0 F

Lnea N. 1 2 3 4 5

Detector Uso de dos datos con longitudes de 4-bit (Declaracin de Entidad) --Declaracion de la entidad entity circuito is port (a3, b3, a2, b2, a1, b1, a0, b0: in bit; F: out bit); end circuito;

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Entidad - Uso de Vectores

Ejemplo-5 Cin vector_A vector_B vector_SUMA = [A3, A2, A1, A0] = [B3, B2, B1, B0] = [S3, S2, S1, S0] Entidad Sumador Cout

Declaracin de Puertos Tipo-Vector port (vector_A, vector_B: in bit_vector (3 downto 0); vector_SUMA: out bit_vector (3 downto 0)); Sumador-completo de dos datos con longitudes de 4-bit (Declaracin de Entidad Uso de Vectores) entity sumador is port (A, B: in bit_vector (3 downto 0); Cin: in bit; Cout: out bit; SUMA: out bit_vector (3 downto 0)); end sumador;
Para ordenar en forma ascendente utilizar to en lugar de downto (p.ej. 0 to 3)

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Entidad - Ejemplo: Detector A (Uso de Vectores)

Ejemplo-6

a3 b3 a2 b2 a1 b1 a0 b0 F

Lnea N. 1 2 3 4 5

Detector Uso de dos datos con longitudes de 4-bit (Declaracin de Entidad Uso de Vectores) --Declaracion de la entidad entity circuito is port (a, b: in bit_vector (3 downto 0); F: out bit); end circuito;

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Entidad - Uso de Libreras y Paquetes

user

work
comps_dsp

Biblioteca (library)
Lugar donde se almacenan los Paquetes definidos por el fabricante de la herramienta de desarrollo o el usuario. Lugar donde se permite almacenar resultados de la compilacin de diseos, con el fin de utilizarlos en otros.

xc

Paquetes
std_logic_arith std_logic_1164

ieee

Un paquete contiene: Declaraciones de Tipos y Subtipos de Datos Definiciones de Constantes Definiciones de Funciones y Procedimientos Declaraciones de Componentes (Sumadores, Restadores, Contadores, Multiplicadores, etc) Un Paquete = Macro-Unidad de Diseo

Objetivo: Facilitar el diseo

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Entidad - Uso de Libreras y Paquetes

Bibliotecas

Paquetes

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Entidad - Uso de Libreras y Paquetes

Para Para llamar llamar un un paquete paquete es es necesario necesario llamar llamar a a la la librera/biblioteca librera/biblioteca que que lo lo contiene contiene (donde (donde ha ha sido sido compilado) compilado) Sintaxis: Sintaxis: use use nombre_librera nombre_librera..nombre_paquete nombre_paquete.all .all;;

Ejemplo: Ejemplo: use use ieee.std_logic_1164. ieee.std_logic_1164.all all;;

Uso del paquete std_logic_1164 incluido en la biblioteca ieee

Permite el uso de todos los componentes almacenados en el paquete

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Entidad - Uso de Libreras y Paquetes

Paquetes predefinidos comnmente utilizados Standard standard IEEE std_logic_1164 numeric_bit

Define los tipos: std_logic, std_ulogic, std_logic_vector, std_ulogic_vector Define funciones de conversin basadas sobre estos tipos. Define tipos de vectores signados y no-signados basados en el tipo bit y todos los operadores aritmticos sobre estos tipos. Define funciones extendidas y de conversin para dichos tipos. Define tipos de vectores signados y no-signados basados en el tipo std_logic. Paquete equivalente al Paquete std_logic_arith Contiene tipos bsicos: bit, bit_vector, integer Paquete incluido por omisin.

numeric_std Synopsys std_logic_arith

Define tipos de vectores signados y no-signados, y todos los operadores aritmticos sobre estos tipos. Define funciones extendidas y de conversin para dichos tipos. Define operadores aritmticos sobre el tipo std_ulogic_vector y los considera como operadores no-signados. Define operadores aritmticos sobre el tipo std_logic_vector y los considera como operadores signados. Define tipos, subtipos, constantes y funciones complementarios para el paquete std_logic_1164.

std_logic_unsigned std_logic_signed std_logic_misc

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Entidad - Ejemplo: Multiplicador

Ejemplo-7 X0 X1 Y0 Y1 Circuito Multiplicador Z0 Z1 Z2 Z3

Multiplicador de dos datos con longitudes de 2-bit (Declaracin de Entidad Uso de Biblioteca y Paquete) library ieee; use ieee.std_logic_1164.all; entity multiplica is port (X0, X1, Y0, Y1: in std_logic; Z3, Z2, Z1, Z0: out std_logic); end multiplica;

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Arquitectura - Qu es?

arquitectura arquitectura ( (architecture) architecture)

Unidad Unidad de de Diseo Diseo Secundaria Secundaria que que describe describe el el comportamiento comportamiento interno interno de de una una entidad. entidad.

entidad entidad ( (entity entity) ) cumpla cumpla con con las las condiciones condiciones de de operacin operacin o o comportamiento comportamiento deseadas. deseadas.

Cmo? Cmo? -A A travs travs de de la la programacin programacin de de varios varios procedimientos procedimientos que que permitan permitan que que la la Estilo Estilo Programacin Programacin o o Modelizacin Modelizacin Funcional Funcional

Niveles Niveles de de Descripcin Descripcin utilizados utilizados Nivel Nivel Algoritmo Algoritmo Nivel Nivel de de Transferencia Transferencia entre entre Registros Registros ( (RTL RTL) )

Flujo Flujo de de Datos Datos Nivel Nivel Lgico Lgico Nivel Nivel Compuerta Compuerta Nivel Transistor (Topologa / Layout) Estructural Estructural

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Estilo de Modelizacin - Funcional

Funcional Funcional - En En este este caso, caso, se se

describen describen las las relaciones relaciones entre entre las las entradas entradas y y salidas, salidas, sin sin importar importar la la estructura estructura o o implementacin implementacin fsica fsica del del sistema sistema o o circuito. circuito.

Lnea N
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18

Arquitectura - Comparador de Igualdad de dos Datos de Long. = 2Bits

--Ejemplo de una descripcin abstracta (funcional) library ieee; use ieee.std_logic_1164.all; entity comp is port (a,b: in bit_vector (1 downto 0); c: out bit); end comp; architecture funcional of comp is begin compara: process (a,b) begin if a = b then c <= 1; else c <= 0; end if; end process compara; end funcional;

Ejemplo-8 a b Comparador

Uso Uso de de if-then-else if-then-else (construccin (construccin secuencial) secuencial) si si a = b entonces c = 1 a b entonces c = 0

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Estilo de Modelizacin - Funcional

Ejemplo-9

Lnea N
f1

Arquitectura - Compuerta OR de dos entradas

--Ejemplo de una descripcin abstracta (funcional) library ieee; use ieee.std_logic_1164.all; entity com_or is port (a,b: in std_logic; f1: out std_logic); end com_or; architecture funcional of com_or is begin process (a,b) begin if (a = 0 and b=0) then f1 <= 0; else f1 <= 1; end if; end process; end funcional;

a b

a 0 0 1 1

b 0 1 0 1

f1 0 1 1 1

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17

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Estilo de Modelizacin Flujo de Datos

Flujo Flujo de de Datos Datos - En En este este caso, caso, se se describe describe la la forma forma en en la la que que los los datos datos se se pueden pueden transferir transferir entre entre
los los diferentes diferentes mdulos mdulos operativos operativos que que constituyen constituyen la la entidad entidad (sistema (sistema o o circuito) circuito)

La La construccin construccin when-else when-else

Ejemplo-10 Comparador (Ejemplo-8)

Lnea N
1 2 3 4 5 6 7 8 9 10 11 12

Arquitectura - Comparador de Igualdad de dos Datos de Long. = 2Bits

--Ejemplo de una arquitectura usando when-else library ieee; use ieee.std_logic_1164.all; entity comp is port (a,b: in bit_vector (1 downto 0); c: out bit); end comp; architecture f_datos of comp is begin c <= 1 when (a = b) else 0; end f_datos;

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Estilo de Modelizacin Flujo de Datos

Uso de ecuaciones booleanas Ejemplo-11 Comparador (Ejemplo-8) Lnea N

1 2 3 4 5 6 7 8 9 10 11 12

Arquitectura - Comparador de Igualdad de dos Datos de Long. = 2Bits

--Ejemplo de una arquitectura usando ecs. booleanas library ieee; use ieee.std_logic_1164.all; entity comp is port (a,b: in bit_vector (1 downto 0); c: out bit); end comp; architecture booleana of comp is begin c <= (a(1) xnor b(1)) and (a(0) xnor b(0)); end booleana;

a b Comparador

a0 b0 a1 b1

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Estilo de Modelizacin Estructural

Estructural Estructural - En En este este caso, caso, el el comportamiento comportamiento de de un un sistema sistema o o circuito circuito es es descrito descrito mediante mediante modelos modelos
lgicos lgicos establecidos establecidos de de los los componentes componentes que que conforman conforman al al sistema sistema o o circuito, circuito, como como son: son: Compuertas, Compuertas, Sumadores, Sumadores, Contadores, Contadores, etc. etc.

Modelos Modelos lgicos lgicos pueden pueden ser: ser: Diseados Diseados por por el el Usuario Usuario Predefinidos Predefinidos por por el el Fabricante Fabricante

Almacenados Almacenados en en Paquetes Paquetes contenidos contenidos en en las las bibliotecas bibliotecas de de la la Herramienta Herramienta de de Desarrollo Desarrollo

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Estilo de Modelizacin Estructural

a0 b0 a1 b1

Ejemplo-12 Comparador (Ejemplo-8) Lnea N

1 2 3 4 5 6 7 8 9 10 11 12 13 14

U0 U1

x0 U2 x1 c

Arquitectura - Comparador de Igualdad de dos Datos de Long. = 2Bits

library ieee; use ieee.std_logic_1164.all; use work.compuertas.all; entity comp is port (a,b: in bit_vector (0 to 1); c: out bit); end comp; architecture estructural of comp is signal x: bit_vector (0 to 1); begin U0: xnor2 port map (a(0), b(0), x(0)); U1: xnor2 port map (a(1), b(1), x(1)); U2: and2 port map (x(0), x(1), c); end estructural;