t 5: Quiz 1

Question1 Puntos: 1 La entrada de control en un cerrojo permite. Seleccione una respuesta.

a. b. c. d.
Question2 Puntos: 1

Poner el cerrojo en estado SET voluntariamente. Presentar un estado de no cambio. Poner el cerrojo en estado de RESET voluntariamente. Manejar el estado de memoria.

PREGUNTA DE ANLISIS DE RELACIN

Este tipo de preguntas consta de dos proposiciones, as: una Afirmacin y una Razn, unidas por la palabra PORQUE. Usted debe examinar la veracidad de cada proposicin y la relacin terica que las une. La tecnologa CMOS maneja los umbrales de voltaje entre 5 VMax y 3,5 VMin para determinar el "1" o el "0" lgico en sus entradas y se diferencia de la tecnologa TTLPORQUE tiene un mrgen de seguridad de 0,8 voltios. Seleccione una respuesta.

a.

A. la afirmacin y la razn son VERDADERAS y la razn es una explicacin CORRECTA de la

afirmacin. b. D. La afirmacin y la Razn son VERDADERAS, pero la razn NO es unaexplicacin correcta de la afirmacin. c. d.
Question3 Puntos: 1

B. La afirmacin es FALSA, pero la razn es una proposicin VERDADERA. C. La afirmacin es VERDADERA, pero la razn es una proposicin FALSA.

La entrada de control en un cerrojo permite Seleccione una respuesta.

a. b. c. d.
Question4 Puntos: 1

Manejar el estado de memoria Poner el cerrojo en estado de SET voluntariamente Poner en RESET el cerrojo Poner el cerrojo en estado de RESET voluntariamente

Para la siguiente figura, si coloco a la entrada S = 0 y R = 0 entonces Q:

Seleccione al menos una respuesta.

a. b. c. d.
Question5 Puntos: 1

Permanecer igual Pasar a cero Pasar a uno Su estado ser aleatorio

En el lenguaje VHDL al construir algoritmos nos basamos en instrucciones que nos permiten realizar diversos procesos, dentro de esas instrucciones encontramos wait, y dos de sus principales funciones dentro del algoritmo VHDL, son: Seleccione al menos una respuesta.

a. b. c. d.
Question6 Puntos: 1

Generar una seal de reloj. Generar retardos en el proceso. Se utiliza para generar una seal de flanco de subida. Se utiliza como mtodo para describir la actuacin del reloj.

Si en el siguiente sistema Q est en uno, entonces cuando R se coloque en 1, Q ser:

Seleccione una respuesta.

a. b. c. d.
Question7 Puntos: 1

Un cero No almacena Un uno Es aleatorio.

Analiza el siguiente diagrama, el cual corresponde a un temporizador de precisin C555, donde su configuracin puede ser monoastable o astable. Cuando la salida Q del Flip-Flop se pone en UNO (1), el pin 7 del C555, estar en:

Seleccione una respuesta.

a. El diagrama del flip-flop es un corto de la seal de entrada y el pin 7 no representa valores de estado en el circuito. b. c. El pin 7 se conecta al pin 3 y con salida de cero en Q1. El pin 7 estar aislado o se pone en alta impedancia.

d.
Question8 Puntos: 1

El pin 7 corresponde a un corto entre los pines de tierra y Vcc.

Si en el siguiente cerrojo Q = 1 y se coloca S = 1 y R = 0; entonces Q ser:

Seleccione una respuesta.

a. b. c. d.
Question9 Puntos: 1

Su estado ser aleatorio Un cero Un uno Permanecer igual

Un cerrojo (Latch) realizado con una compuerta AND almacena: Seleccione una respuesta.

a. b.

Es aleatorio. No almacena

c. d.
Question10 Puntos: 1

Un cero Un uno

Un circuito monoestable o One-shot es un circuito de almacenamiento digital con un nico estado estable. Si se produce un cambio en su entrada, ste vuelve a iniicar el ciclo de tiempo programado descartando el tiempo ya contado; sta es una cracterstica de los One-shot tipo:

Seleccione una respuesta.

a.

One-shot Redisparable.

b. c. d.
Question11 Puntos: 1

Redisparable y no redisparable. One-shot astable de dos tiempos. One-shot No Redisparable.

Si en el siguiente cerrojo Q = 0 y se coloca S = 0 y R = 0; entonces Q ser:

Seleccione una respuesta.

a. b. c. d.
Question12 Puntos: 1

Un uno Permanecer igual Su estado ser aleatorio Un cero

PREGUNTA DE ANLISIS DE RELACIN

Este tipo de preguntas consta de dos proposiciones, as: una Afirmacin y una Razn, unidas por las palabra PORQUE. Usted debe examinar la veracidad de cada proposicin y la relacin terica que las une. En cuanto a metodologas de diseo, los lenguajes que se consolidaron en los aos noventa fueron el Verilog y VHDL, los cuales promueven el uso de los llamadas metodologas de diseo descendente PORQUE Se trata de concentrar el esfuerzo en la concepcin a nivel funcional-arquitectural, facilitando la evaluacin de soluciones alternativas antes de abordar el diseo detallado y la implementacin fsica.

Seleccione una respuesta.

a. La afirmacin y la razn son VERDADERAS y la razn es una explicacin CORRECTA de la afirmacin b. La afirmacin es FALSA, pero la razn es una proposicin VERDADERA

c.

La afirmacin es VERDADERA, pero la razn es una propsicin FALSA

d. La afirmacin y la razn son VERDADERAS, pero la razn NO es una explicacin CORRECTA de la afirmain
Question13 Puntos: 1 De la siguiente configuracin para el mdulo temporizador de precisin C555, es correcto afirmar que:

Seleccione una respuesta.

a. b. c. d.
Question14 Puntos: 1

La resistencia de carga es menor que la resistencia de descarga Est diseado para ser un multivibrador Monoastable El pin de trigger produce la descarga del condensador El ciclo de dureza puede llegar a ser del 50%

Para un circuito integrado que usa la tecnologa CMOS,el valor mnimo para reconocer un nivel alto es de: Seleccione una respuesta.

a. b. c. d.
Question15 Puntos: 1

2.8 Voltios 5 Voltios 2 Voltios 3.5 Voltios

PREGUNTA DE ANLISIS DE RELACIN

Este tipo de preguntas consta de dos proposiciones, as: una Afirmacin y una Razn, unidas por las palabra PORQUE. Usted debe examinar la veracidad de cada proposicin y la relacin terica que las une. La reutilizacin y adecuacin de cdigo a distintas condiciones de contexto de los circuitos es posible en VHDL PORQUE cumple caractersticas de ser un lenguaje estndar, estable con independencia metodolgica y tecnolgica.

Seleccione una respuesta.

a. La afirmacin y la razn son VERDADERAS y la razn es una explicacin CORRECTA de la afirmacin b. c. La afirmacin es FALSA, pero la razn es una proposicin VERDADERA La afirmacin es VERDADERA, pero la razn es una propsicin FALSA

d. La afirmacin y la razn son VERDADERAS, pero la razn NO es una explicacin CORRECTA de la afirmain
CALIFICACION 16