Aula Software CADENCE 6

Design Kit XFAB 0,18 m.

PSI-5723 INTRODUO AO PROJETO DE
CIRCUITOS VLSI EM CMOS
Professor Dr. WILHELMUS VAN NOIJE
Maro 13 de 2013.
1. Que CADENCE?

2. Qual o fluxo de um projeto?


3. Como a fabricao dos circuitos integrados e como se relaciona com o
Leiaoute (layout)?


4. Pasos para fazer simulao geral no CADENCE


5. Simulao (Parte prtica).

CADENCE 6 - XFAB 0,18 m
CADENCE 6 - XFAB 0,18 m
1. Que CADENCE?
CADENCE um ambiente de Automao de Projeto Eletrnico
(Electronic Design Automation EDA), que permite agrupar
vrias aplicaes e ferramentas em um s conjunto. Permite
trabalhar todos os estgios de verificao e projeto de
Circuitos integrados com ferramentas completamente gerais
que suportam as diferentes tecnologias de fabricao.

Pode ser executado nicamente em terminais UNIX ou PCs
carregados com linux.

Recomenda-se que a primeira vez que accesse CADENCE Voc
crie uma nova pasta para trabalhar.
CADENCE 6 - XFAB 0,18 m
2. Qual o fluxo de um projeto?
Schematic Capture
Schematic Simulation
Layout
DRC / ERC
Extract - QRC
LVS
Post-Layout Simulation
Virtuoso
Virtuoso
Assura
Ferramentas
(Composer)
(Spectre, HSPICE)
(Diva ou Dracula)
Virtuoso
(Spectre, HSPICE)
PADS PROTECES GDS : Arquivo final para fabricao. (FileExportStream...)
CADENCE 6 - XFAB 0,18 m
Q
2

v
out

V
DD

V
SS

Q
1

v
in

3. Como a fabricao dos circuitos integrados e como se
relaciona com o Leiaoute (layout)?
CADENCE 6 - XFAB 0,18 m
3. Como a fabricao dos circuitos integrados e como se relaciona com o
Leiaoute (layout)?
Microelectronic Circuits,
Sixth Edition
Sedra/Smith
Copyright 2010 by Oxford University
Press, Inc.
Microelectronic Circuits,
Sixth Edition
Sedra/Smith
Copyright 2010 by Oxford University
Press, Inc.
Figure A.1 Photolithography using positive or negative photoresist.
3. Como a fabricao dos circuitos integrados e como se relaciona com o
Leiaoute (layout)?
CADENCE 6 - XFAB 0,18 m
Microelectronic Circuits,
Sixth Edition
Sedra/Smith
Copyright 2010 by Oxford University
Press, Inc.
Figure A.2 Conceptual illustration of a step-and-repeat reduction technique to
facilitate the mass production of integrated circuits.
CADENCE 6 - XFAB 0,18 m
3. Como a fabricao dos circuitos integrados e como se relaciona com o
Leiaoute (layout)?
Microelectronic Circuits, Sixth
Edition
Sedra/Smith
Copyright 2010 by Oxford University
Press, Inc.
Figure A.3 A typical n-well CMOS process flow.
(a) Define n-well diffusion
(mask #1)
(b) Define active regions
(mask #2)
(e) n+ diffusion (mask #4)
(f) p+ diffusion (mask #5)
(c) LOCOS oxidation (g) Contact holes (mask #6)
Microelectronic Circuits, Sixth
Edition
Sedra/Smith
Copyright 2010 by Oxford University
Press, Inc.
Figure A.3 A typical n-well CMOS process flow.
(d) Polysilicon gate (mask #3) (h) Metallization (mask #7)
Microelectronic Circuits,
Sixth Edition
Sedra/Smith Copyright
2010 by Oxford University Press, Inc.
Figure A.14 A CMOS inverter schematic and its layout.
Q
1

Q
2

CADENCE 6 - XFAB 0,18 m
Microelectronic Circuits,
Sixth Edition
Sedra/Smith Copyright
2010 by Oxford University Press, Inc.
Figure A.15 Cross section along the plane AA' of a CMOS inverter. Note that this particular layout is good for
illustration purposes, but is not necessarily appropriate for latchup prevention.
CADENCE 6 - XFAB 0,18 m
Microelectronic Circuits,
Sixth Edition
Sedra/Smith Copyright
2010 by Oxford University Press, Inc.
Figure A.16 A set of photomasks for the n-well CMOS inverter. Note that each layer requires a separate
plate. Photo-plates (a), (d), (e), and (f) are dark-field masks, while (b), (c), and (g) are clear-field masks.
CADENCE 6 - XFAB 0,18 m
I n
Out
V
DD
Gnd
CADENCE 6 - XFAB 0,18 m
I n
Out
V
DD
Gnd
I n
Out
V
DD
Gnd
I n
Out
V
DD
Gnd
N-well
I n
Out
V
DD
Gnd
N-well
Difuso de
Fsforo
I n
Out
V
DD
Gnd
Regio
Ativa
(LOCOS)
I n
Out
V
DD

Gnd
Regio
Ativa
(LOCOS)
Oxidao
para
formao
de SiO
2

I n
Out
V
DD
Gnd
Silcio -
Poli
In
Out
V
DD
Gnd
Silcio -
Poli
In
Out
V
DD
Gnd
Silcio -
Poli
Formao
da Porta
de Si-Poli
In
Out
V
DD
Gnd
Difuso n
+

In
Out
V
DD
Gnd
Difuso n
+

In
Out
V
DD
Gnd
Difuso n
+

Implantao
De Arsnio
In
Out
V
DD
Gnd
Difuso p
+

In
Out
V
DD
Gnd
Difuso p
+

Implantao
De Boro
In
Out
V
DD
Gnd
Contatos
In
Out
V
DD
Gnd
Contatos
In
Out
V
DD
Gnd
Contatos
In
Out
V
DD
Gnd
Metal 1
I n
Out
V
DD
Gnd
Metal 1
I n
Out
V
DD
Gnd
Metal 1
Metalizao
I n
Out
V
DD
Gnd
Verso 6. XFAB 0,18 um
Executando CADENCE numa tecnologia dada pela primeira vez.
You are now prompted to select the main modules of your process.

PLEASE SELECT CORE MODULO:
1. LP (Low Power 1.8 V)
2. ST (Standard 1.8 V)
: 1

Please select MOS3/MOS5 module:
1. MOS 3 (3.3 V MOS)
2. MOS 5 (5.0 V MOS)
: 2

HV module: - No HV module available

Verso 6. XFAB 0,18 um
Executando CADENCE numa tecnologia dada pela primeira vez.
Please select METALS module:
Please bear in mind that RAM requires at least 4 metal layers.
For routing of digital cells 4 metal layers as minimum are recommended.
3 - 3METALS
4 - 4METALS
5 - 5METALS
6 - 6METALS
:4

Is Thick Metal required?:
Please bear in mind that inductors require thick metal.
y - Additional Thick Metal
n - No Thick Metal

:y
Verso 6. XFAB 0,18 um
Executando CADENCE numa tecnologia dada pela primeira vez.
You have chosen following process:

LP/ST: LP (Low Power 1.8V)
MOS3/MOS5: MOS5 (5.0 Volt MOS)
METALS: 4METALS + Thick Metal

Is the selection correct? Please enter "n" to repeat selection.
y - Selection ok
n - Repeat selection

:y
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
4.1. Criar Library
File
New
Library / Cell View / Category
PSI_5723
Inversor Schematic
Layout
Analog Extracted
Symbol
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
4.1. Criar Library
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Liga-se a library tecnologia existente.
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Seleciona-se a tecnologia 0,18 m da XFAB.
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
4.2. Criar Cell (Clula) dentro da library
File
New
Library / Cell View / Category
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Virtuoso Schematic Editor. Para gerar a Cell View Esquemtico
Create
Instance
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Desenhando o esquemtico:
Create
Instance
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Create
Pin
Adicionam-se os pinos:
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Adicionam-se os pinos: Os pinos de entrada: Vdd, gnd e in
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Adicionam-se os pinos: O pino de sada: Out
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Ligam-se os dispositivos.
Create
Wire
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Create
Cell View
From Cell View
4.3. Gerando o smbolo da Cell. Neste caso do inversor.
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Modifica-se o smbolo.
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
4.4. Criando o test bench para avaliar o funcionamento do inversor
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
O Test Bench para simular o inversor
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
LAUNCH
ADE L
Analog Design Environment
4.5. Simulao do inversor
Verso 6. XFAB 0,18 um
Anlise DC Sweep
Temper.
Session Setup Analyses Variables Outputs Simulation Tools
Transient
DC Sweep
To be Saved
To be Plotted
Parametric
Analysis
Save
State
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Verso 6. XFAB 0,18 um
Anlise DC Sweep
TOOLS
Parametric Analysis
Para configurar uma anlise paramtrica
Verso 6. XFAB 0,18 um
Anlise paramtrica
TOOLS
Parametric Analysis
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
Verso 6. XFAB 0,18 um
Anlise Transiente
Verso 6. XFAB 0,18 um
Escolhem-se os materias dos PINS
CADENCE
Proceso de Fabricao de um inversor CMOS.
4.6. Fazer Layout
Run DRC
Run ERC
Run LVS
Assura
Run QRC
Extrao de
parmetros
CADENCE
4.6. Fazer Layout
Run DRC
Run ERC
Run LVS
Assura
Run QRC
Extrao de
parmetros
CADENCE
Proceso de Fabricao de um inversor CMOS.
4.7. Fazer Layout Analog_Extracted
4. Pasos para fazer simulao no CADENCE
CADENCE
4.7. Fazer Layout Analog_Extracted
CADENCE
4.8. Fazer Simulao Post-Layout
4. Pasos para fazer simulao no CADENCE
Environment
Setup
No Virtuoso Analog Design Environment.
CADENCE
4.8. Fazer Simulao Post-Layout
4. Pasos para fazer simulao no CADENCE
Environment
Setup
No Virtuoso Analog Design Environment.
CADENCE
5. Simulao
SEO II

Layout e simulao Post-
Layout
Verso 6. XFAB 0,18 um
CADENCE
Layout
A creao das mascaras do Layout um dos mais importantes
pasos no fluxo de projeto full-custom (bottom - up). Onde o
projetista descreve a geometria detalhada e a posio relativa
de cada mascara das camadas por meio de um editor de layout.
O projeto fsico (mascaras do Layout ) um processo
iterativo, o qual comea com a topologia do circuito e o
dimensonamento inicial dos transistores.

muito importante que o Layout no viole nenhuma das
Regras (Layout Design Rules) do processo de fabricao.

Verso 6. XFAB 0,18 um
CADENCE
Layout
Verso 6. XFAB 0,18 um
CADENCE
Layout
Verso 6. XFAB
0,18 um
CADENCE
Layout
Layout Design Rules
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
LVS Layout versus Schematic: uma comparao que
garante que o Layout feito implementa a funcionalidade
requerida.


Uma Simulao Post-Layout mais precisa pode ser executada
ao extrair o netlist desde o Layout, posto que extraem-se os
elementos parasitrios e leva-se em conta a geometria do
circuito.



CADENCE
Layout
Considera-se o circuito do inversor para fazer o layout.
3
P
N

CADENCE
Layout
Launch
ADE XL
Layout XL
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
Configurao das
opces na tela.
Options
Display
CADENCE
Layout
CADENCE
Layout
Options
DRD Edit
Hierarchy Dept [4]
Interactive Mode: [Notify]
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
Adicionando os pinos.
CADENCE
Layout
Assura
DRC
Design Rulers Checker
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
CADENCE
Layout
OBRIGADO
Verso 6.
Para fazer layout
Launch
ADE XL
Layout XL
Verso 6.
Connectivity
XL Probe
Generate
All from source
Selected from
source
4. Pasos para fazer LAYOUT no CADENCE
Gerando o Layout automticamente-
Verso 6. XFAB 0,18 um
Alguns links
Launch
ADE XL
Layout XL
Connectivity
XL Probe
Generate
All from source
Selected from
source
QRC
Run ASSURA-QRC
Verso 6. XFAB 0,18 um
Para conferir a correspondencia entre dispositivos de
Layout e o esquemtico
Launch
ADE XL
Layout XL
Connectivity
XL Probe
Generate
All from source
Selected from
source
QRC
Run ASSURA-QRC
Abrir com XL tanto o Schematic quanto o Layout.
Trocar de clasic a bassic a tela do eschematic e a de layout.
Conferir fazendo click nos transistor o dispositivos de layout ou do eschematic.
Verso 6. XFAB 0,18 um
Para analisar os valores dos parmetros
Tools
Calculator
Results Browser
modelParameter-Info
I0
M0
nemod
16
Dentro do Virtuoso Analog Design Environment (Se executa um estado)
M1
Verso 6. XFAB 0,18 um
LISTA DE USUARIOS PARA TRABALHAR EM
CADENCE

psi5723_1
psi5723_2
psi5723_3
psi5723_4
psi5723_5

a senha de todos

psi5723

IP_server; 10.0.163.2


Verso 6. XFAB 0,18 um
Configurao da fonte V
PULSE

V
1

V
2

time
Delay
time
rise
time
fall
Pulse
Width
Pulse
Width
Periodo
t [ps]
V [Volts]