1

1. Para el circuito mostrado; determinar:

a) Ecuacin caracterstica
b) Tabla de habilitacin


SOLUCION:

Se tiene que: M=M.CLK
N=N.CLK

Cuando CLK=0, se tiene que M=0 y N=0; entonces la salida Q
m+1
= Q
n
Cuando CLK=1, se tiene que M=M y N=N


Su Tabla de Verdad sera:

M N P C CLK Qn+1 Qn+1
X X 1 1 X N.P. N.P.
X X 0 1 X 0 1
X X 1 0 X 1 0
X X 0 0 Qn Qn
0 0 0 0 Qn Qn
0 1 0 0 1 0
1 0 0 0 0 1
1 1 0 0 N.P. N.P.

0
0
?
M
N
Q'
1
2
3
U1:A
74LS08
4
5
6
U1:B
74LS08
U1:A(B)
2
3
1
U2:A
74LS02
5
6
4
U2:B
74LS02
1
2
3
U3:A
74LS32
4
5
6
U3:B
74LS32
0
0
?
Q
M'
N'

2

Su ecuacin caracterstica sera:

M N Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 X
1 1 1 X

Aplicando Karnaugh para Q
n+1
:


M M'

X X 1 1 N

0 0 1 0 N'

Qn' Qn Qn Qn'

Su tabla de habilitacin sera:

Qn Qn+1 M N
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1

3

Se tiene entonces que:

Qn Qn+1 M N
0 0 X 0
0 1 X 1
1 0 1 X
1 1 0 X




































4

2.- Se tiene un flip flop AB (FF-AB) cuya caracterstica de operacin se muestra a
continuacin:

CLK Qn+1 Qn+1

0 0 X X X 1 1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0 0 1
1 1 0 1 Qn Qn
1 1 1 0 Qn Qn
1 1 1 1 1 0

a) Disear circuito de conversin de FF-AB a FF-JK.

b) Disear circuito de conversin de FF-JK a FF-AB.



SOLUCION:


De la tabla tenemos que:


Qn+1
0 0 0
0 1 Qn
1 0 Qn
1 1 1







5
Su ecuacin caracterstica sera:

Qn Qn+1
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1


Aplicando Karnaugh para Q
n+1
:

Se sabe que la ecuacin caracterstica del FF-JK es:

Comparando las 2 ecuaciones se tiene que:

A A'

1 1 1 0 B

1 0 0 0 B'

Qn' Qn Qn Qn'


6
Implementando:

Conversin de de FF-JK a FF-AB:





Conversin de de FF-AB a FF-JK:












0
0
?
A
B
Q'
(CLK)
?
Q
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
1 2
U2:A
74LS04
0
0
?
J
K
Q'
(CLK)
?
Q
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
1 2
U2:A
74LS04
A
B

7
3.- Analizando la estructura interna del IC 555 y su operacin en modo astable,
desarrollar:

a) Demostrar que la frecuencia es

b) Determinar el intervalo de valores del ciclo de trabajo, para un circuito astable
convencional.

SOLUCION:

a) Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro,
y poder analizar el tiempo de carga y descarga del condensador.

Para el tiempo de carga se tiene que:

)

Teniendo en cuenta que el condensador esta cargndose de 01/3, entonces:

Reemplazando, tenemos que:

) (

) (

) (

Para el tiempo de descarga se tiene que:

)



8
Teniendo en cuenta que el condensador esta descargndose de 1/32/3, entonces:

Reemplazando, tenemos que:

) (

) (

) (

El periodo sera:

b) El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo
total (T) por el 100%.

En un caso especial se da que

, esto se cumple cuando el

; en dicho
caso el ciclo de trabajo estar comprendido entre los siguientes valores:






9
4.- Disear un circuito digital; que permita visualizar en 2 display numricos. Los
resultados de una competencia atltica, en el cual participan 8 personas por vez.
Considere que en la meta existen sensores de llegada para cada participante. Los
resultados se visualizan desde el momento, en que todos los participantes lleguen a la
meta.

SOLUCION:

Nos piden que en un display muestre el nmero de la camiseta del participante y en el
otro el puesto en el que quedo, para lo cual en la meta hay sensores.




















0
0
0
0
0
0
0
0
1
2
3
U1:A
74LS32
4
5
6
U1:B
74LS32
9
10
8
U1:C
74LS32
12
13
11
U1:D
74LS32
1
2
3
U2:A
74LS32
4
5
6
U2:B
74LS32
9
10
8
U2:C
74LS32
CKA
14
Q0
12
CKB
1
Q1
9
Q2
8
Q3
11
R0(1)
2
R0(2)
3
R9(1)
6
R9(2)
7
U3
7490
1
2
U4:A
74LS04
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U5
74LS47
D0
D1
Q0
Q1
Q2 D2
D3
D4
D5
D6
D7
EI EO
Q3
D8
D9
U6
ENCODER_10_4
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U7
74LS47
Este display muestra el puesto en que ah
quedado cada participante.
Este display muestra el numero de la camiseta
de cada participante.

10
5.- Disear el circuito de un reloj digital, que permita visualizar en displays; las horas
(00-23hrs) y minutos (00-59) en tiempo real.

a) Utilizar solamente FF-JK y puertas lgicas
b) Utilizar solamente FF-D y puertas lgicas
c) Utilizar IC 7490
d) Utilizar IC7493

SOLUCION:






































A
7
Q
A
1
3
B
1
Q
B
1
2
C
2
Q
C
1
1
D
6
Q
D
1
0
B
I/R
B
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4
Q
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9
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5
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1
5
L
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3
Q
G
1
4
U
1
7
4
L
S
4
7
A
7
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A
1
3
B
1
Q
B
1
2
C
2
Q
C
1
1
D
6
Q
D
1
0
B
I/R
B
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4
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B
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5
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1
5
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3
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1
4
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2
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4
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1
3
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1
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1
2
C
2
Q
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1
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1
0
B
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3
B
1
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1
2
C
2
Q
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1
1
D
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1
0
B
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B
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1
5
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1
4
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4
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4
7
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1
5
C
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K
1
K
1
6
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4
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2
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3
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4
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7
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J
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1
1
C
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K
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1
2
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1
0
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7
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8
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5
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4
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6
J
4
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1
5
C
L
K
1
K
1
6
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1
4
S
2
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3
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6
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4
L
S
7
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J
9
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1
1
C
L
K
6
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1
2
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1
0
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7
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8
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6
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4
L
S
7
6
J
4
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1
5
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K
1
K
1
6
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1
4
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2
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3
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1
C
L
K
6
K
1
2
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1
0
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7
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7
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7
4
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7
6
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4
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1
5
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L
K
1
K
1
6
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1
4
S
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3
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4
L
S
7
6
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6
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(C
L
K
)
1 2
3
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4
L
S
0
0
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L
S
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0
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9
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1
1
C
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K
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J
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1
5
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L
K
1
K
1
6
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1
4
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3
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1
0
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7
4
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7
6
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1
1
C
L
K
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K
1
2
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1
0
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7
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8
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1
0
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7
4
L
S
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6
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5
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K
1
K
1
6
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4
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2
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3
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1
1
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6
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1
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K
6
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1
1
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7
4
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7
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5
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1
K
1
6
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2
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3
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2
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7
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6
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1
1
C
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K
6
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1
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1
0
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7
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0
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1
3
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0
1
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A
S

11















































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2
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5
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2
C
2
Q
C
1
1
D
6
Q
D
1
0
B
I / R
B
O
4
Q
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9
R
B
I
5
Q
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1
5
L
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3
Q
G
1
4
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3
7
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4
8
C
K
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1
4
Q
A
1
2
C
K
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1
Q
B
9
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C
8
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1
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( 1
)
2
R
0
( 2
)
3
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5
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A
1
3
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1
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1
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C
2
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C
1
1
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6
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D
1
0
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1
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3
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1
4
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1
2
C
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1
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1
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( 1
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2
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( 2
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2
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1
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1
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B
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1
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1
4
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1
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C
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1
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9
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C
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1
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( 1
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2
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1
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1
0
B
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B
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1
4
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1
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K
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1
4
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1
2
C
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1
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9
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C
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1
1
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0
( 1
)
2
R
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( 2
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3
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1
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3
A
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Q
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1
3
B
1
Q
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1
2
C
2
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1
1
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D
1
0
B
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B
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4
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9
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5
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1
5
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3
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1
4
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2
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4
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3
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5
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6
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7
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1
( C
K
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L
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L
I
Z
A
N
D
O


S
O
L
O


I
C


7
4
L
S
9
3

12












































6.- Para un circuito secuencial se tiene:

C
K
A
1
4
Q
0
1
2
C
K
B
1
Q
1
9
Q
2
8
Q
3
1
1
R
0
( 1
)
2
R
0
( 2
)
3
R
9
( 1
)
6
R
9
( 2
)
7
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1
7
4
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A
7
Q
A
1
3
B
1
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B
1
2
C
2
Q
C
1
1
D
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Q
D
1
0
B
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B
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4
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5
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1
5
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3
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1
4
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2
7
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4
7
C
K
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1
2
C
K
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1
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2
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1
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3
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( 2
)
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A
1
3
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C
2
Q
C
1
1
D
6
Q
D
1
0
B
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B
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B
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1
5
L
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3
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G
1
4
U
4
7
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4
7
C
K
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1
4
Q
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1
2
C
K
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1
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( 1
)
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( 2
)
3
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( 1
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R
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( 2
)
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C
2
Q
C
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1
D
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D
1
0
B
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B
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1
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( 2
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3
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( 2
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C
2
Q
C
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1
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Q
D
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0
B
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C
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1
2
C
K
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1
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1
R
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( 1
)
2
R
0
( 2
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3
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( 1
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6
R
9
( 2
)
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7
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A
1
3
B
1
Q
B
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2
C
2
Q
C
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1
D
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Q
D
1
0
B
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B
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K
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1
2
C
K
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1
Q
1
9
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2
8
Q
3
1
1
R
0
( 1
)
2
R
0
( 2
)
3
R
9
( 1
)
6
R
9
( 2
)
7
U
1
1
7
4
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0
A
7
Q
A
1
3
B
1
Q
B
1
2
C
2
Q
C
1
1
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6
Q
D
1
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B
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B
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1
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4
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1
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K
A
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R
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J


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L
I
Z
A
N
D
O


S
O
L
O


I
C


7
4
L
S
9
0

13

Desarrolle:

a) Tabla de estados
b) Determinar secuencia de estados


SOLUCION:


Implementacin:





De la tabla de verdad del FF-JK se tiene que:

Qn+1
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
74LS76
1 2 3 4
1
2
3
U3:A
74LS32
4
5
6
U3:B
74LS32
9
10
8
U3:C
74LS32
1
2
3
U4:A
74LS08
4
5
6
U4:B
74LS08
12
13
11
U3:D
74LS32
9
10
8
U4:C
74LS08
U1:A(CLK)
1
2
3
U5:A
74LS32
12
13
11
U4:D
74LS08
1
2
3
U6:A
74LS08
4
5
6
U6:B
74LS08
45
6
U5:B
74LS32

14
0 0 Qn
0 1 0
1 0 1
1 1 Qn

Entonces tenemos que:

EST. Q
4n
Q
3n
Q
2n
Q
n
J
4
K
4
J
3
K
3
J
2
K
2
J
1
K
1
0 0 0 0 0 1 0 1 1 0 1 0 1
12 1 1 0 0 1 1 1 0 1 1 1 0
7 0 1 1 1 1 1 0 1 0 1 0 0
9 1 0 0 1 0 1 0 0 1 0 1 0
3 0 0 1 1 1 1 0 1 1 0 0 1
10 1 0 1 0 1 1 1 0 0 1 0 1
4 0 1 0 0 1 1 1 1 0 1 0 1
8 1 0 0 0 1 0 1 0 0 1 1 0
13 1 1 0 1 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0

Viendo del cuadro podemos apreciar que hay 10 estados:

0, 3, 4, 5, 7, 8, 9, 10, 12,13; los cuales estn intercalados de la siguiente forma:

0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12,













7.- Disear un contador que realice la generacin de los estados siguientes:

C1 C2 ESTADOS
0 0 0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,

15
0 1 0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,
1 0 0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,
1 1 0, 1, 2, 13, 14, 15, 14, 2, 1, 2, 13, 14, 13,

SOLUCION:

Para el 1er Caso, cuando:

0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,

Implementacin:




En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15 y
una vez que llega al mximo o mnimo valor da un pulso por la pata 13 (RC0), el cual la
vamos a aprovechar para mandarla a la seal de un FF-JK que esta en estado de
memoria (J=1 y K=1), el cual va hacer que el contador que estaba en Up al inicio
cambie a Down y as sucesivamente.


Para el 2do Caso, cuando:

0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,

Implementacin:
D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
RCO
13
CLK
14
E
4
D/U
5
PL
11
TC
12
U1
74LS191
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
U1(CLK)
?
?
?
?

16



En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a
contar de 0 a 15, despus que llegue a 15 la pata 12(TC) de dicho contador se conecta a
la entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma
vez mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15
mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar
como registro y va a salir lo que esta en la entrada o sea lo que te bote el 1er contador.



Para el 3er Caso, cuando:

0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,


En este circuito se va a usar dos contadores uno en Up y el otro en Down, tambin se va
a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este
caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do
contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load
del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B
siempre se va a cumplir entonces siempre esa salida va a estar en 1 y cuando cambie
a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y as
sucesivamente hasta obtener nuestra secuencia deseada.


Implementacin:

D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
RCO
13
CLK
14
E
4
D/U
5
PL
11
TC
12
U1
74LS191
?
?
?
?
D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
RCO
13
CLK
14
E
4
D/U
5
PL
11
TC
12
U2
74LS191
U1(CLK)
1 2
U3:A
74LS04
3 4
U3:B
74LS04
5 6
U3:C
74LS04
13 12
U3:D
74LS04
1
2
3
U4:A
74LS32
4
5
6
U4:B
74LS32
9
1
0
8
U4:C
74LS32

17
































8.- Disear un circuito digital para activar lmparas en la secuencia siguiente:

D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
RCO
13
CLK
14
E
4
D/U
5
PL
11
TC
12
U1
74LS191
?
?
?
?
D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
RCO
13
CLK
14
E
4
D/U
5
PL
11
TC
12
U2
74LS191
U1(CLK)
A0
10
A1
12
A2
13
A3
15
B0
9
B1
11
B2
14
B3
1
A<B
2
QA<B
7
A=B
3
QA=B
6
A>B
4
QA>B
5
U3
74LS85
1 2
U4:A
74LS04
3 4
U4:B
74LS04

18
L
A
NO SI NO SI NO SI NO SI NO SI SI
L
B
NO NO SI SI NO SI SI NO SI SI NO
L
C
NO NO SI NO SI SI SI SI NO SI SI
L
D
NO SI NO NO SI NO SI SI NO SI NO


SOLUCION:

Hay dos formas de solucionar el problema: una es usando un contador y haciendo
Karnaugh para cada salida, o hacindolo por secuencia de estados.

1er Caso: Por secuencia de estados

L
A
0 1 0 1 0 1 0 1 0 1 1
L
B
0 0 1 1 0 1 1 0 1 1 0
L
C
0 0 1 0 1 1 1 1 0 1 1
L
D
0 1 0 0 1 0 1 1 0 1 0

La secuencia de estados es:

0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10


Haciendo la tabla de habilitacin con FF-JK, tenemos:


EST. Q
4n
Q
3n
Q
2n
Q
n
J
4
K
4
J
3
K
3
J
2
K
2
J
1
K
1
0 0 0 0 0 1 X 0 X 0 X 1 X
9 1 0 0 1 X 1 1 X 1 X X 1
6 0 1 1 0 1 X X 0 X 1 0 X
12 1 1 0 0 X 1 X 1 1 X 1 X
3 0 0 1 1 1 X 1 X X 0 X 1
14 1 1 1 0 X 1 X 0 X 0 1 X
7 0 1 1 1 1 X X 1 X 0 X 0
11 1 0 1 1 X 0 0 X X 1 X 1
8 1 0 0 0 X 0 1 X 1 X 1 X
15 1 1 1 1 X 0 X 1 X 0 X 1
10 1 0 1 0 X 1 0 X X 1 0 X



Aplicando Karnaugh para las funciones, de lo cual obtenemos:


19

Implementacin:




2do Caso: Con un contador y puertas lgicas

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
74LS76
1 2 3 4
U1:A(CLK)
1
2
3
U3:A
74LS136
1
2
3
U4:A
74LS32
1
2
3
U5:A
74LS08
4
5
6
U3:B
74LS136
4
5
6
U4:B
74LS32
4
5
6
U5:B
74LS08
9
10
8
U5:C
74LS08
9
10
8
U4:C
74LS32
12
13
11
U5:D
74LS08
12
13
11
U4:D
74LS32
1
2
3
U6:A
74LS32

20
L
A
0 1 0 1 0 1 0 1 0 1 1
L
B
0 0 1 1 0 1 1 0 1 1 0
L
C
0 0 1 0 1 1 1 1 0 1 1
L
D
0 1 0 0 1 0 1 1 0 1 0

Obtenemos la siguiente tabla:

La Lb Lc Ld d c b a
0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 1
0 1 1 0 0 0 1 0
1 1 0 0 0 0 1 1
0 0 1 1 0 1 0 0
1 1 1 0 0 1 0 1
0 1 1 1 0 1 1 0
1 0 1 1 0 1 1 1
0 1 0 0 1 0 0 0
1 1 1 1 1 0 0 1
1 0 1 0 1 0 1 0

Aplicando Karnaugh para La:

d d'

a' X X 0 0
c
a X X 1 1
a 1 X 1 1
c'
a' 0 1 0 0

b' b b b'

Aplicando Karnaugh para Lb:

d d'

a' X X 1 0
c
a X X 0 1
a 1 X 1 0
c'
a' 1 0 1 0

b' b b b'

Aplicando Karnaugh para Lc:

d d'

a' X X 1 1 c

21
a X X 1 1
a 1 X 0 0
c'
a' 0 1 1 0

b' b b b'

Aplicando Karnaugh para Lc:

d d'

a' X X 1 1
c
a X X 1 1
a 1 X 0 0
c'
a' 0 1 1 0

b' b b b'

Implementacin:



9.- Disear divisor de frecuencia:
a) Entre 4
b) Entre 7
CKA
14
QA
12
CKB
1
QB
9
QC
8
QD
11
R0(1)
2
R0(2)
3
U1
74LS93
U1(CKA)
9
10
8
U2:C
74LS08
1
2
3
U3:A
74LS32
?
12
13
11
U2:D
74LS08
4
5
6
U3:B
74LS32
1
2
3
U2:A
74LS08 1
2
3
U4:A
74LS08
45
6
U2:B
74LS08
4
5
6
U4:B
74LS08
1
2
1 2
U5:A
74LS04
1 2
3
1
2
1
2
1
2
3
9
10
8
U3:C
74LS32
12
13
11
U3:D
74LS32
?
12
13
11
U4:D
74LS08
3 4
U5:B
74LS04
1
2
3
U6:A
74LS08
4
5
6
U6:B
74LS08
1
2
3
U7:A
74LS32
4
5
6
U7:B
74LS32
?
9
10
8
U6:C
74LS08
12
13
11
U6:D
74LS08
9
10
8
U7:C
74LS32
?
9
10
8
U4:C
74LS08
12
13
11
U7:D
74LS32
La
Lb
Lc
Ld

22
c) Entre 9
d) Entre 12
e) Entre 24
f) Entre 60

Utilizando FF-JK.

SOLUCION:

a) Divisor de frecuencia entre 4



b) Divisor de frecuencia entre 7



c) Divisor de frecuencia entre 9

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
??
U1:A(CLK)
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
??
U1:A(CLK)
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
?
1
2
3
1
2
3
1 2

23



d) Divisor de frecuencia entre 12




e) Divisor de frecuencia entre 24



f) Divisor de frecuencia entre 60

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
??
U1:A(CLK)
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
?
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
74LS76
?
1
2
3 1 2
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
??
U1:A(CLK)
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
?
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
74LS76
?
1
2
3 1 2
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
??
U1:A(CLK)
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
?
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
74LS76
?
1
2
3 1 2
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U3:A
74LS76
?

24


































10.- Disear el circuito a partir del diagrama siguiente:

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
??
U1:A(CLK)
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
74LS76
?
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
74LS76
?
1
2
3 1 2
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U3:A
74LS76
?
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U3:B
74LS76
?
1
2
3
1
2
3

25


SOLUCION:

M= Entrada
N= Salida

Haciendo la tabla de estados:

EST. Q
2n
Q
n
M N Q
2n+1
Q
n+1
0 0 0 0 1 0 1
1 0 0 1 0 1 1
2 0 1 0 0 0 1
3 0 1 1 1 1 0
4 1 0 0 1 1 1
5 1 0 1 0 0 0
6 1 1 0 0 1 0
7 1 1 1 1 1 1

Aplicando Karnaugh para Q
2n+1
:



Q2n Q2n'

1 1 1 0 Qn

1 0 1 0 Qn'

M' M M M'

Aplicando Karnaugh para Q
n+1
:


26

Q2n Q2n'

0 1 0 1 Qn

1 0 1 1 Qn'

M' M M M'

Aplicando Karnaugh para N:



Q2n Q2n'

0 1 1 0 Qn

1 0 0 1 Qn'

M' M M M'

De las formulas de la ecuacin caracterstica de los FF-JK, se tiene que:

Comparando con los resultados, nos da:

Implementando:


27

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
1
2
3
U2:A
74LS136
1 2
U3:A
74LS04
1
2
3
U4:A
74LS32
3 4
U3:B
74LS04
4
5
6
U2:B
74LS136
1
2
3
U5:A
74LS08
?
?
?
U1:A(CLK)