Tema05 Biestables PDF

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Biestables
Luis Entrena, Celia Lpez,
Mario Garca, Enrique San Milln
Universidad Carlos III de Madrid

Circuitos digitales y
microprocesadores
Luis Entrena, Celia Lpez, Mario Garca, Enrique San Milln. Universidad Carlos III de Madrid, 2008 2
Microprocesador
ALU
Control
Registros
RAM

ROM
Perifricos
Estado
Funciones
de estado
Funciones
de salida
Entradas
Salidas
Secuencial
Combinacional
ndice
! Introduccin
El biestable como elemento bsico de memoria
Tipos de biestables
! Biestables asncronos
! Biestables sncronos
! Biestables sncronos con entradas asncronas
! Lgicas de control de biestables
! Caractersticas temporales
! Circuitos sncronos
! Circuitos con biestables: cronogramas

1. Introduccin: biestables
! Definicin:
Circuito capaz de almacenar un bit de informacin. Tiene dos
estados estables, 0 y 1 lgicos. Dicho estado se mantiene
hasta que sus seales de control indiquen un cambio
! Clasificacin
Lgica de control: entradas que determinan el nuevo estado
D, T, SR, JK
Sincronismo:
Asncronos: pueden cambiar al cambiar cualquier entrada
Sncronos: tienen una seal de control que indica cundo
pueden cambiar de valor
Activos por nivel
Activos por flanco
2. Biestables asncronos
! Biestable SR asncrono
S=1 => Encender (Set)
R=1 => Apagar (Reset)
S=R=0 => Mantener estado
! Caractersticas
Memoria: si no se activan las
entradas, mantiene su estado
Asncrono: cambia
inmediatamente si se activan
sus entradas (R o S)
S
Q
R
0
1
On
Off
0
1
Biestables asncronos
! Circuito que mantiene su
valor
! Con entradas de control
Dos estados
estables
R
S
Q
/Q
1 0 1

0 1 0
Q
S R
0 0
1 0
0 1
1 1
Q /Q
Q /Q
1 0
0 1
0 0
Mantener estado
Set
Reset
Estado prohibido
3. Biestables sncronos:
activos por nivel
! Tiene una seal de control que permite que el
biestable cambie de estado
! Biestable D sncrono activo por nivel (latch-D)
C=1 => el biestable toma el valor de la entrada D
C=0 => el biestable mantiene su valor
0
1
D
Q
/Q
C
C D
0 X
1 0
1 1
Q /Q
Q /Q
0 1
1 0
Mantener estado
Asignar 0
Asignar 1
D Q

C /Q
Biestables sncronos:
activos por flanco
! Biestable D sncrono, activo por flanco
D Q

/Q D Q

C /Q
Clk
Detector
de flanco
LATCH
Clk
C
Clk
/Clk
C
tp,inv
Detector de flanco
Solucin mala
debido a la
tecnologa: el
retraso del inversor
no es controlable
Biestables sncronos:
maestro esclavo
! Dos biestables activos
por nivel que funcionan
con niveles opuestos
Clk
D Q

C
MAESTRO
D Q

C
ESCLAVO
QM QE = Q D
! La salida QE slo
cambia en los flancos
de subida del reloj
! La salida toma el valor
de D justo antes del
flanco
Clk
D
QM
QE
Maestro Maestro Esclavo Esclavo
Biestable D sncrono activo por
flanco
! Es el que ms se usa para
disear
! Slo cambia de valor en los
flancos de reloj (normalmente en
el flanco de subida)
! El cambio a la salida del
biestable se produce despus del
flanco de reloj
! El valor del biestable tras el
flanco es el valor de su entrada D
justo antes del flanco
Clk
D
Q
Clk
D
Q
4. Biestables sncronos con
entradas asncronas
! Biestables sncronos, que disponen de seales
asncronas para su inicializacin
Clear: inicializacin a 0 asncrona
Preset: inicializacin a 1 asncrona
Normalmente activas por nivel bajo
D Q

/Q
preset
clear
Clk
clear
D
Q
preset
5. Lgicas de control de
biestables
! Seales que permiten controlar el cambio de estado
del biestable
Tipos de biestable:
D,T,JK,SR
Seal de habilitacin:
Habilita el cambio de estado.
Si no se habilita, el estado se mantiene.
Inicializacin sncrona
Puesta a 0 y/o puesta a 1 atendiendo a la seal de reloj
Lgicas de control de biestables
! Tabla de funcionamiento
Describe funcionalidad
Biestable D Biestable T
D Q
0 0
0 1
1 0
1 1
Q
0
0
1
1
T Q
0 0
0 1
1 0
1 1
Q
0
1
1
0
! Tabla de transiciones
Describe el prximo estado
en funcin del estado actual
y las entradas
D
0
1
Q
0
1
S R
0 0
0 1
1 0
Q
Q
0
1
J K
0 0
0 1
1 0
1 1
Q
Q
0
1
/Q
Biestable D
(Data)
T
0
1
Q
Q
/Q
Biestable T
(Toggle)
Biestable SR
(Set-Reset)
Biestable JK
(Jump & Kill)
! Biestables con seal de habilitacin
D Q
E
/Q
Biestable D
E D
0 X
1 0
1 1
Q
Q
0
1
Biestable T
E T
0 X
1 0
1 1
Q
Q
Q
/Q
T Q
E
/Q
D Q

/Q
0
1
D
E
Q
T Q

/Q
T
E
Q
! Biestables con inicializacin sncrona
Set: inicializa a 1
Reset: iniclializa a 0
! Ejemplo: biestable D con habilitacin, Set y Reset
Orden de prioridad: Reset, Set, Enable
D Q
E
/S
/R

D Q

/Q
0
1
D
E
Q
/R
/S
6. Caractersticas temporales
! Restricciones de los biestables
Duracin de los niveles de la seal de reloj ! (t
0mn
,t
1mn
)
Duracin de las seales de inicializacin asncrona ! (t
reset mn
)
Tiempo de insercin de seales de datos ! (t
setup
,t
hold
)
Tiempo de propagacin de la salida ! (t
pClk, Q
)
(t
reset mn
)
(t
setup
,t
hold
)
(t
omn
,t
1mn
)
clk
clear
D
Q
Clk
Q
(t
pClk,Q
)
7. Circuitos sncronos
! Circuito sncrono
Todos sus biestables usan la misma seal de reloj
Los biestables son activos por el mismo flanco de reloj
(normalmente el de subida)
Los biestables usan una seal comn de inicializacin llamada
Reset
D Q

/Q
D Q

/Q
D Q

/Q
Clk
Reset
Circuitos sncronos: el ciclo de
reloj
! Camino crtico:
Camino entre dos biestables cuyo retraso es el mayor de
todo el circuito
Camino ms lento entre dos biestables, que determina la
mxima frecuencia de reloj a la que el circuito puede
funcionar
Clk
t
Clk
t
pClk,Q
t
crtico
t
setup
t
Clk
> t
pClk,Q
+ t
crtico
+ t
setup

f
Clk
= 1 / t
Clk

Ej: t
Clk
= 1ns ! f
Clk
= 1GHz

7. Cronogramas con biestables
! Detector de flancos
Cronogramas con biestables
! Contador
Bibliografa
! Circuitos y Sistemas Digitales. J. E. Garca
Snchez, D. G. Toms, M. Martnez Iniesta. Ed.
Tebar-Flores
! Electrnica Digital, L. Cuesta, E. Gil, F. Remiro,
McGraw-Hill
! Fundamentos de Sistemas Digitales , T.L Floyd,
Prentice-Hall

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