Arhitektura Računara

3.
april 2014
ARHITEKTU
RA
RAUNARA
1
ARHITEKTURA RAUNARA
BANJA LUKA COLLEGE - BLC
Doc. dr Sreko Stankovi
Predavanje-7
3. april 2014
ARHITEKTU
RA
RAUNARA
2
Tipovi instrukcija Osnovni instrukcijski ciklusi su:
Ciklus pribavljanja
Ciklus izvravanja

Tipovi instrukcija, format instrukcija, izvravanje instrukcija, naini adresiranja,
prekidi, upravljanje izvravanjem programa
3. april 2014
ARHITEKTU
RA
RAUNARA
3
Tipovi instrukcija, format
instrukcija, izvravanje
instrukcija, naini
adresiranja, prekidi,
upravljanje izvravanjem
programa
3. april 2014
ARHITEKTURA RAUNARA 4 Tipovi mainskih instrukcija
Aritmetike i logike instrukcije
Instrukcije za prenos podataka
Instrukcije za kontrolu toka programa (upravljake instrukcije)
Tipini formati instrukcija:

Vrednost koriena u kombinaciji sa operatorom. Obino postoje dva operanda za jedan
operator.
Elemenat podataka nad kojim se izvrava operacija
3. april 2014
ARHITEKTU
RA
RAUNARA
5 Tipovi
mainsk
ih
instrukc
ija
Aritmeti
ke i
logike
instrukcije
UNARNE
( sa
jednim
operando
m) Postavljanje (SET)
Brisanje (CLEAR)
Komplementiranje
(COMPLEMENT)
Negacija (NEGATE)
Inkrementiranje
(INCREMENT)
Dekrementiranje
(DECREMENT)
Pomjeranje (SHIFT)
Rotacija (ROTATE)
instrukcija, naini
programa 3. april 2014
ARHITEKTURA RAUNARA
6 Tipovi mainskih
instrukcija
Aritmetike i logike
instrukcije BINARNE (
sa dva operanda)
Aritmetike instrukcije
Oduzimanje
primenom prvog ili
drugog komplementa
(SUB)
Sabiranje (ADD)
Instrukcije za
operacije sa bcd
brojevima
Instrukcije za
operacije u pokretnom
zarezu Logike
instrukcije
I (AND)
I
L
I
(
O
R
)
E
k
s
kl
u
zi
v
n
o
I
L
I (XOR)

instrukcija, naini
programa
3. april 2014 ARHITEKTURA
RAUNARA 7 Tipovi
mainskih
instrukcija
Instrukcije za prenos
podataka Prenos
podataka izmeu
registara Najvea
brzina izvoenja u
odnosu na ostale
instrukcije prenosa
Instrukcije su krae od
ostalih Nekada
instrukcija ima samo
polje koda operacije:
TAB ( A B )
TBA ( B A ) U
nekim instrukcijama se
eksplicitno ukazuje na
registre koji ue-stvuju
u
p
r
e
n
o
s
u
p
r
e
k
o
nj
ih
o
vi
h
a
d
resa):
MOV A, E ( E A )

instrukcija, naini
programa
3. april 2014 ARHITEKTURA RAUNARA
8 Tipovi mainskih instrukcija
Instrukcije za prenos podataka Prenos podataka izmeu memorije
i registara Prenos podataka iz memorije u neki od CPU registara
(LOAD) Prenos podataka iz nekog od CPU registara u memoriju
(STORE) Jedinstven tip instrukcije kod Intela je MOVE MOVE x, y (y
( source) x (destination)) Mogunost prenosa bloka podataka (Z80)
Mogunost istovremenog kopiranja sadraja vie registara u
memoriju (MC 68020)
prekidi, upravljanje izvravanjem programa 3. april 2014 ARHITEKTURA
RAUNARA
9 Tipovi mainskih instrukcija
Instrukcije za prenos podataka Operacije sa stekom Smetanje
podataka na stek (PUSH) - SP se inkrementira Uzimanje podataka sa
steka (POP) - SP se dekrementira Primeri instrukcija za rad sa
stekom (MC 6800) PSH A (sadraj akumulatora A stek) PUL A
(podatak sa steka akumulator A) PSH B (sadraj akumulatora B
stek) PUL B (podatak sa steka akumulator B)
3. april 2014 ARHITEKTURA RAUNARA 10 Tipovi mainskih
instrukcija
Instrukcije za prenos podataka Ulazno-izlazne operacije Kod nekih
procesora ( MC 68020, VAX ) ulazno/izlazni prostor se posmatra kao
memorija
Svakoj U/I jedinici je pridruena jedna ili vie memorijskih adresa
Kod nekih procesora U/I operacije su odvojene od operacija sa
memorijom
Programski kontrolisan U/I prostor
IN i OUT instrukcije
Specijalni procesori (kanali) obavljaju ulazno/izlazne aktivnosti - IBM
370
instrukcija
Instrukcije za upravljanje tokom izvravanja programa To su
instrukcije koje omoguavaju promenu sadraja brojaa naredbi
(Program Counter) Ove instrukcije skreu tok izvoenja programa
bezuslovno ili uslovno Upravljake instrukcije se dele na:
Instrukcije bezuslovnog skoka (jump) ili grananja (branch)
Instrukcije uslovnog skoka ili grananja
Specijalne upravljake instrukcije za upravljanje potprogramima,
prekidima i stanjima procesora
RAUNARA 12 Tipovi mainskih instrukcija

Instrukcije za upravljanje tokom izvravanja programa Instrukcije
bezuslovnog skoka
Preusmeravaju tok izvoenja programa bez ispitivanja bilo kakvih
uslova U PC se nalazi adresa memorijske lokacije na kojoj se nalazi
sledea instrukcija Ne preporuuje se esta upotreba ovih instrukcija,
jer mogu da dovedu do greke u izvravanju programa

Instrukcije za upravljanje tokom izvravanja programa Primer za
instrukciju uslovnog skoka

Instrukcije za upravljanje tokom izvravanja programa Primer za
instrukciju uslovnog skoka

Instrukcije za upravljanje tokom izvravanja programa Instrukcije za
upravljanje potprogramima

Potprogrami (subroutine, subprogram) su niz instrukcija koje
predstavljaju celinu
Potprogram moe da se poziva vie puta u toku izvrenja nekog
programa
Raunar pre upisa nove adrese u PC (koja predstavlja poetnu adresu
potprograma), sauva tekui sadraj PC na steku
Postoje dva tipa instrukcija za rad sa potprogramima
oInstrukcije za pozivanje potprograma (CALL)
oInstrukcije za povratak iz potprograma (RETURN)

upravljanje potprogramima

upravljanje prekidom
Zahtjevi za prekid (interrupt requests) su signali koji nastaju
u samom procesoru
u ulazno/izlaznoj jedinici ili
u spoljanjem okruenju (van raunarskog sistema) Kada se pojavi
zahtev za prekid, tekui program se prekida i prelazi na izvravanje
posebnog kontrolno upravljakog programa za obradu prekida

Da bi mogao da se ostvari povratak u prekinuti program moraju da se
uvaju na steku:
sadraj programskog brojaa (PC)
sadraj svih radnih registara u CPU koji e koristiti program za obradu
prekida

Zahtjev za prekid moe da nastane bilo kada, bilo na kom mjestu u
programu i nije pod kontrolom programa Tipovi instrukcija, format
instrukcija, izvravanje instrukcija, naini adresiranja, prekidi, upravljanje
izvravanjem programa 3. april 2014 ARHITEKTURA RAUNARA 20 Tipovi
mainskih instrukcija

Obradu prekida vri program operativnog sistema koji se zove
analizator prekida Analizator prekida bira program za obradu koji
odgovara prekidu Poto nisu svi prekidi podjednako vani za raunarski
sistem, neki od njih mogu privremeno ili trajno da se sprijee (maskiraju)
pomou instrukcija koje mogu da postavljaju masku, da je itaju i
testiraju Na kraju svake rutine za obradu prekida nalazi se instrukcija za
povratak iz prekida RT (Return from Interrupt) Tipovi instrukcija, format
izvravanjem programa 3. april 2014 ARHITEKTURA RAUNARA 21 Procesor i
memorija, Tipovi instrukcija, izvravanje instrukcija Tipovi mainskih
instrukcija

Ako svi prekidi imaju isti prioritet
Procesor ignorie ostale prekide dok obrauje jedan prekid
Prekidi se obrauju onim redosljedom kojim pristiu Ako postoje
prekidi razliitih prioriteta
Prekidi nieg prioriteta mogu da budu prekinuti prekidima vieg
prioriteta
Kada se obradi prekid vieg prioriteta, procesor se vraa na obradu
prekida nieg prioriteta
instrukcija

Instrukcijski ciklus u sistemu sa prekidom Tipovi instrukcija, format
izvravanjem programa 3. april 2014 ARHITEKTURA RAUNARA 23 Tipovi
mainskih instrukcija

Kod veine raunara CPU moe da se nae unekom od sljedeih stanja,
pri emu se stanja koja su data u paru uzajamno iskljuuju:
Neprivilegovanom / privilegovanom stanju
Stanju spremnosti / stanju obrade
Stanju zastoja (ekanja) / stanju obrade
Stanju dozvoljenog prekida / stanju zabranjeno prekida

U privilegovanom reimu moe u potpunosti da se kontrolie rad
raunara pomou privilegovanih instrukcija koje ne mogu da se
upotrebljavaju u korisnikom programu Tipovi instrukcija, format instrukcija,
izvravanje instrukcija, naini adresiranja, prekidi, upravljanje izvravanjem
programa 3. april 2014 ARHITEKTURA RAUNARA 25 Tipovi mainskih
instrukcija

Adresiranje

Memorija slui za privremeno uvanje programa i podataka koji se
upravo obrauju
Adresa memorijske lokacije moe da ukazuje na instrukciju ili na
podatak (operand)

Adresiranje

Adresa instrukcije uva se u registru, programskom brojau (PC)
Sadraj PC se automatski inkrementira (PC=PC+1) i ukazuje na sljedeu
lokaciju Prilikom skokova, u PC se upisuje adresa instrukcije na koju se skae
Adresiranje instrukcije svodi se na prenos sadraja PC u memorijski adresni
registar (MAR)

Adresiranje

Podaci nad kojima se vri obrada mogu da se nalaze: u registrima CPU
memoriji U/I jedinici
Podaci mogu da se koriste bilo kada i po bilo kom redosljedu Pristup
lokaciji radi obrade podatka u naelu je sluajan (random access)
Brzina izvravanja instrukcije zavisi od vremena potrebnog za pristup
operandu

Modovi adresiranja

Podacima se pristupa razliitim nainima adresiranja, koji su zadati u
posebnom polju u formatu instrukcije

Modovi adresiranja

Implicitno adresiranje
Sama instrukcija (kod operacije) odrenuje fiksnu i nepromjenjivu ad-resu
operanda
Ovako se najee adresiraju registri u centralnom procesoru (CPU)
Koristi se u instrukcijama inkrementiranja, dekrementiranja, komple-
mentiranja, pomeranja, kopiranja sadraja iz jednog registra u drugi,
Instrukcije su kratke i imaju samo kod operacije, dok se operand nalazi u
registru

Modovi adresiranja

Neposredno adresiranje
Polje operanda predstavlja sam operand
Podatak se nalazi u memoriji na lokaciji koja neposredno slijedi iza koda
operacije
Ne mogu da se adresiraju promjenljive, ve samo konstante
Nain adresiranja je sadran u kodu operacije
Instrukcije se brzo izvravaju

Modovi adresiranja

Direktno adresiranje
Polje operanda sadri fiziku (apsolutnu) adresu operanda
Program je vezan za fiksne adrese, pa ovakav nain adresiranja nije pogodan
za vieprogramski reim rada raunara
Prednost je velika brzina, jer je adresa iza koda operacije

Modovi adresiranja

Relativno adresiranje Adresa memorijske lokacije se odreuje u odnosu
na tekui sadraj programskog brojaa (PC) Relativna adresa = PC + pomeraj
Relativno adresiranje koriste najee razne instrukcije skoka (grananja)
Relativna adresa u 8-bitnim raunarima je 8-bitni cio broj sa znakom pa je
mogu skok unaprijed i unazad Relativna adresa je u granicama: -128 +127

Modovi adresiranja

Relativno adresiranje Naredbe sa relativnim adresiranjem se izvode brzo,
jer je operand iza koda operacije Postoji ogranienje koliko podaci mogu da
budu udaljeni od instrukcije koja ih koristi

Modovi adresiranja

Indeksirano adresiranje
Efektivna adresa = adresa podatka + indeks registar
Sadraj indeks registra mora da bude prethodno definisan, odnosno mora da
bude upisan korektan poetni sadraj
Primer za sabiranja 100 brojeva na sukcesivnim memorijskim loka-cijama

Modovi adresiranja

Indirektno adresiranje

Lokacija podatka u vreme pisanja programa nije poznata
Poznata je lokacija pokazivaa na podatak
Memorijska lokacija sadri adresu memorijske lokacije u kojoj se nalazi podatak
Stvarna lokacija podatka se upisuje za vrijeme izvoenja programa
Veoma fleksibilno adresiranje, ali je due vreme pristupa

Modovi adresiranja

Adresiranje pomou baznih registara stvarna adresa = logika adresa+
bazna adresa
Logika adresa je adresa koju vidi program
Bazna adresa je adresa koju je programu dodijelio operativni sistem i
samo on moe da je mijenja
oBazni registar sadri poetnu adresu programa
oOmogueno je pomjeranje programa u okviru memorije (relokacija)
oDva programa mogu da imaju isti logiki prostor,ali se fizike lokacije
koje odgovaraju tim logikim adresama razlikuju

Modovi adresiranja

Adresiranje pomou baznih registara stvarna adresa = logika adresa+
bazna adresa

Modovi adresiranja

Adresiranje primenom segmentnih registara
Varijanta baznog adresiranja primenjena u IBM PC kompatibilnim raunarima
Kod 8088/8086 fizika adresa lokacije podijeljena je na dve logike 16-bitne
adrese: Logiku adresu koja se nalazi u polju operanda u instrukciji i
predstavlja pomeraj (offset) Drugi deo logike adrese se nalazi u jednom od
etiri segmentna registra:
oCode Segment (CS)
oData Segment (DS)
oStack Segment (SS)
oExtra Segment (ES)

Modovi adresiranja

Adresiranje primenom segmentnih registara Operativna memorija je
podijeljena na etiri segmenta a svaki od segmentnih registara ukazuje
na adresu pojedinog segmenta:

Code Segment (CS) registar sadri poetnu adresu segmenta memorije u
kome se nalazi program
Data Segment (DS) i Extra Segment (ES) sadre poetne adrese segmenata
sa podacima
Stack Segment (SS) sadri poetnu adresu segmenta u kome se nalazi stek
memorija
Tipovi instrukcija, format instrukcija, izvravanje instrukcija, naini adresiranja, prekidi,
upravljanje izvravanjem programa 3. april 2014 ARHITEKTURA RAUNARA 40
HVALA NA PANJI! Tipovi instrukcija,
format instrukcija, izvravanje instrukcija, naini adresiranja, prekidi, upravljanje izvravanjem
programa

3. april 2014
ARHITEKTU
RA
RAUNARA
1
ARHITEKTURA RAUNARA
Predavanje-8
3. april 2014
ARHITEKTU
RA
RAUNARA
2
Raunar
ski
sistem
Pojednostav
njeni modeli
(mikro)proc
esora CISC i
RISC,
pentium
procesori,
mikroprocesorski nivo
Arhitektura raunara
oznaava sastavne
dijelove raunara i njihovu
povezanost u funkcionalnu
cjelinu Osnovne
hardverske komponente
svakog raunarskog
sistema:
Procesor
Osnovna (operativna)
memorija
Periferije
(ulazno/izlazni ureaji)

3. april 2014
ARHITEKTU
RA
RAUNARA
3
Fon
Nojman
ov
koncept
raunar
a
Pojednostav
njeni modeli
(mikro)proc
esora CISC i
RISC,
pentium
procesori,
mikroproces
orski nivo
Osnovni
koncepti
fon Nojmanove
arhitekture raunarskog
sistema:
U istoj memoriji uvaju
se instrukcije i podaci
Svi podaci su
predstavljeni u binarnom
obliku
Instrukcije slijede jedna
za drugom u memoriji
raunara
Nizom instrukacija
(programom) opisuju se
akcije koje treba da izvri
raunar
Raunar razmjenjuje
podatke izmeu memorije
i aritmetike jedinice preko
akumulatora
Instrukcije se
izvravaju jedna za
drugom dok se redoslijed
e
k
s
pl
ic
it
n
o
n
e
p
r
o
m
ij
e
ni
n
a
r
e
d
bom za skok
4
Fon Nojmanov koncept raunara
Pojednostavnjeni modeli (mikro)procesora CISC i RISC, pentium procesori,
Osnovni koncepti fon Nojmanove arhitekture raunarskog sistema:
Fon Nojmanova koncepcija direktno je primijenjena kod ENIAC, EDVAC,
IAS... raunara 50tih godina XX vijeka
5 Drugi primjeri arhitektura raunarskih sistema
Centralizovana arhitektura (IBM 360)
3. april 2014
ARHITEKTU
RA
RAUNARA
6 Drugi
primjeri
arhitekt
ura
raunarskih
sistema
Pojednostavnjeni modeli
(mikro)procesora CISC i
RISC, pentium procesori,
Arhitektura zasnovana
na magistrali (DEC
PDP-8)
3. april 2014
ARHITEKTU
RA
RAUNARA
7
Drugi
primjeri
arhitekt
ura raunarskih
sistema
Pojednostavnjeni modeli
(mikro)procesora CISC i
RISC, pentium procesori,
Arhitektura raunara
sa paralelnom
obradom
8
Drugi primjeri arhitektura raunarskih sistema
Arhitektura mikroraunarskih sistema
3. april 2014
ARHITEKTU
RA
RAUNARA
9
Pojednostav
njeni modeli
(mikro)proc
esora CISC i
RISC,
pentium
procesori,
mikroproces
orski nivo
Arhitektur
a
mikrora
unarskih
sistema
sa
posebno
m vezom
memorije
i
m
i
k
r
o
p
r
o
c
e
s
o
r
a
3. april 2014
ARHITEKTU
RA
RAUNARA
10
Pojednostav
njeni modeli
(mikro)proc
esora CISC i
RISC,
pentium
procesori,
mikroproces
orski nivo
Mikropro
cesori
Mikroprocesor je ip
izraen od velikog broja
tranzistora integrisanih na
silicijumskoj povrini
Danas se procesorske
jedinice svih raunara
prave od jednog ili vie
mikroprocesora
Od dizajna
mikroprocesora zavisi
dizajn svih komponenata u
raunaru
Od brzine rada
mikroprocesora zavisi
brzina rada cijelog
ra
un
ars
ko
g
sis
te
ma
3.
apr
il
20
14
ARHITEKTURA RAUNARA
11
Mikroprocesori
Murov zakon daje predvianje poveanja gustine integracije tranzistora u
mikroprocesorskom ipu u toku vremena 3. april 2014
ARHITEKTURA RAUNARA 12
Mikroprocesori
3. april 2014
ARHITEKTU
RA
RAUNARA
13
Pojednostav
njeni modeli
(mikro)proc
esora CISC i
RISC,
pentium
procesori,
mikroproces
orski nivo
Ubrzanje
rada
raunara
Ubrzanje
rada procesora
Pajplajning
Ugraena ke
memorija (L1 i L2)
Predvianje
instrukcija skoka ...
Balans performansi
Poveanje brzine
procesora
Poveanje kapaciteta
memorije
Brzina memorije je
manja od brzine
procesora
3. april 2014
ARHITEKTURA RAUNARA
14
mikroprocesorski nivo Ubrzanje rada raunara Rjeenje problema
brzine memorije
Poveanje broja bita koji se prenose u isto vrieme
Redukovanje broja pristupa memoriji
Vei ke i ke u ipu
Poveanje propusnog opsega meuveza
Brze magistrale
Hijerarhija magistrala

3. april 2014 ARHITEKTURA RAUNARA 15 Pojednostavnjeni modeli
(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo
Ubrzanje rada raunara
3. april 2014
ARHITEKTU
RA
RAUNARA
16
Pojednostav
njeni modeli
(mikro)proc
esora CISC i
RISC,
pentium
procesori,
mikroproces
orski nivo
Ubrzanje
rada
raunara
Problemi
U/I
ureaja
Procesor
troi
mnogo
vremena kada treba da
upravlja perife-rijama:
Koje zahtevaju esto
obavljanje U/I operacija
Koje zahtevaju
prenosom vee koliine
podataka Reenje
problema Baferisanje
Brze magistrale za
povezivanje
Poboljanje strukture
magistrale
Konfiguracije sa vie
procesora 3. april 2014
ARHITEKTURA RAUNARA
17
mikroprocesorski nivo Ubrzanje rada raunara
Pregled brzine rada periferija 3. april 2014 ARHITEKTURA RAUNARA 18
Ubrzanje rada raunara Hardversko poveanje brzine procesora
Smanjenje dimenzije logikih kola
Bre se prenose signali, smanjuje se vrijeme kanjenja
Poveanje veliine i brzine ke memorije
Postaje dio procesorskog ipa
Znaajno se smanjuje vreme pristupa
Promjena arhitekture i organizacije procesora
Poveanje efektivne brzine izvravanja instrukcija
Paralelizam
3. april 2014
ARHITEKTURA RAUNARA 19 Pojednostavnjeni modeli (mikro)procesora CISC i
RISC, pentium procesori, mikroprocesorski nivo Novi pristup viestruka
jezgra Vie procesora u jednom ipu
Vei zajedniki ke
Poveanje performansi procesora proporcionalan je kvadra-tnom
korenu poveanja sloenosti ipa
Umjesto jednog sloenog procesora u ipu, koriste se dva ili vie
jednostavnih procesora u istom ipu

3. april 2014 ARHITEKTURA RAUNARA 20
mikroprocesorski nivo Novi pristup viestruka jezgra Primjer: IBM
POWER4 - Dva jezgra bazirana na PowerPC-u 3. april 2014
ARHITEKTURA RAUNARA
21 Pojednostavnjeni modeli (mikro)procesora CISC i RISC, pentium procesori,
mikroprocesorski nivo Dvije osnovne procesorske arhitekture: CISC -
Procesori sa sloenim skupom naredbi (engl. Com-plex
Instruction Set Computer CISC) RISC - Procesori sa smanjenim
skupom naredbi (engl. Reduced Instruction Set Computer RISC)
(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Dvije
osnovne procesorske arhitekture: CISC - Procesori sa sloenim
skupom naredbi (engl. Com-plex Instruction Set Computer
CISC) Ekonominost kodiranja naredbi i adresnih modova karakteristike su
CISC procesora Rezultat ovakvog pristupa su naredbe koje se meusobno
razlikuju:
u duini i vremenu potrebnom za njihovo izvoenje,
adresnim modovima i
broju pristupa memoriji. Tadanja cijena memorije razlogom je ovakvom
rjeenju. Meutim kada se sklopovskim rjeenjima, cjevovodima i
superskalarnom obradom pokuala poveati brzina obrade, glavna prepreka
bile su sloene naredbe i adresni modovi.

Instruction Set Computer CISC) Tadanja cijena memorije razlogom je
ovakvom rjeenju. PROBLEM Kada se sklopovskim rjeenjima, cjevovodima i
superskalarnom obradom pokuala poveati brzina obrade, glavna prepreka:
sloene naredbe i
adresni modovi.
Instruction Set Computer CISC) Opte karakteristike
Kod CISC procesora ISA se projektuje s ciljem da naredbe imaju to vee
mogunosti
Kao rezultat CISC procesori imaju iroki opseg adresnih modova
CISC procesori dozvoljavaju korisniku da operandi i rezultat budu proizvoljno
pohranjeni kako u memoriji tako i u spremnicima opte namjene
Rezultat ovakve arhitekture su naredbe razliitih duina i vremena izvoenja
3. april 2014
RISC, pentium procesori, mikroprocesorski nivo Dvije osnovne
procesorske arhitekture: CISC - Procesori sa sloenim skupom
naredbi (engl. Com-plex Instruction Set Computer CISC) Skalarni
CISCskalarni tipovi podataka (cjelobrojni operandi i operandi s
pominim zarezom)
vrlo veliki skup (mainskih) instrukcija
promjenjivi format instrukcija(16 64 i vie bitova)
brojni i raskoni naini adresiranja(od 12 do 24 i vie)
CPI (Cycles Per Instruction)od dvije periode taktnog signala do nekoliko
desetina
3. april 2014
RISC, pentium procesori, mikroprocesorski nivo
Dvije osnovne procesorske arhitekture:
RISC - Procesori sa smanjenim skupom naredbi (engl. Reduced
Instruction Set Computer RISC)
Temelj RISC procesora su jednostavnije naredbe, jednake duine te pristup
memoriji pomou naredbi pii/itaj (load/store).
Projektanti su ustanovili da se jednostavne naredbe, jednake duine bolje
uklapaju u sklopovska rjeenja cjevovoda i superskalarne obrade.
Ovakav pristup dozvoljava veu frekvenciju takta. 3. april 2014 ARHITEKTURA
RAUNARA 27 Pojednostavnjeni modeli (mikro)procesora CISC i RISC, pentium
procesori, mikroprocesorski nivo
Dvije osnovne procesorske arhitekture:
RISC - Procesori sa smanjenim skupom naredbi (engl. Reduced
Instruction Set Computer RISC)
Ovakav pristup zahtijeva veu memoriju te uestaliji pristup memoriji,
Bra memorija kao i tehnike preddohvata naredbi praktiki su donijeli prevagu
ovom konceptu koji je dodatno unaprijeen cjevovodom i superskalarnom
obradom. 3. april 2014 ARHITEKTURA RAUNARA
mikroprocesorski nivo Dvije osnovne procesorske arhitekture: RISC -
Procesori sa smanjenim skupom naredbi (engl. Reduced
Instruction Set Computer RISC) Ovakav pristup zahtijeva veu
memoriju te uestaliji pristup memoriji, Bra memorija kao i tehnike
preddohvata naredbi praktiki su donijeli prevagu ovom konceptu koji je
dodatno unaprijeen cjevovodom i superskalarnom obradom. 3. april 2014
ARHITEKTURA RAUNARA
Instruction Set Computer RISC) Skalarni RISCskalarni tipovi
podataka(cjelobrojni operandi i operandi s pominim zarezom)
mali skup (strojnih) instrukcija
jednako trajanje izvoenja svih naredbi (CPI - jedna perioda taktnog signala
potrebna je za veinu instrukcija)
Ovaj jednostavan koncept je najvaniji temelj u projektovanju RISC-a. Prve
definicije RISC-a podrazumijevale su da se sve naredbe izvode u jednom
ciklusu

(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Dvije
osnovne procesorske arhitekture: RISC - Procesori sa smanjenim
skupom naredbi (engl. Reduced Instruction Set Computer RISC)
Skalarni RISCskalarni tipovi podataka(cjelobrojni operandi i operandi s
pominim zarezom)
Realizacija cjevovoda je jednostavnija ukoliko se u svakom taktu starta po
jedna naredba
instrukcije su fiksne duine(npr. 32 bita)
veina instrukcija su tipa registar-registar

Instruction Set Computer RISC) load / store arhitektura
projektanti RISC raunara ograniavaju se na izvoenje svih operacija nad
operandima pohranjenim u spremnicima procesora
pristup operandima u memoriji ogranien je na operacije njihova dohvata
(load)i pohrane (store)
ova vrsta podjela izmeu pristupa operandima u memoriji i njihove obrade
minimizira broj pristupa memoriji od strane procesora, odnosno reducira
optereenje vanjske sabirnice
Instruction Set Computer RISC) Jednostavni adresni modovi
sloeni adresni modovi zahtijevaju vie taktova budui da se mora provesti
vie aritmetikih operacija
RISC procesori obino su ogranieni na samo dva adresna moda:
indirektno pomou spremnika (register indirect) i
indeksno
3. april 2014
RISC, pentium procesori, mikroprocesorski nivo CISC ili RISC 3. april 2014
RISC, pentium procesori, mikroprocesorski nivo
Prelaz s CISC na RISC procesore
Uvoenjem paralelizma u radu procesora mogue je istovremeno obraivati
vie naredbi. Time se poveava propusna mo procesora, odnosno broj
naredbi koje on moe obraditi u jedinici vremena
Danas su uobiajena rjeenja:
preddohvat naredbe (prefetching)
cjevovod (pipeline)
superskalarne operacije
mikroprocesorski nivo Prelaz s CISC na RISC procesore
Preddohvat naredbe (prefetching)
Brzina obrade moe se znaajno poveati ukoliko se sljedea naredba
dohvati ve za vrijeme izvoenja tekue naredbe
Preddohvat naredbe predstavlja preteu cjevovoda
Cjevovod (pipeline)
Jednostavno reeno, cjevovod podrazumijeva dohvat i poetak izvoenja
sljedee naredbe prije nego to je zavrila tekua naredba
Savremeni procesori proces izvoenja sljedee naredbe privode skoro kraju
u trenutku zavretka tekue naredbe

(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Prelaz
s CISC na RISC procesore
Superskalarne operacije
Superskalarno raunanje podrazumijeva istovremeno izvoenje vie naredbi
Ovi raunari imaju vie cjelovitih jedinica za izvoenje to omo-guava
istovremenu obradu vie naredbi
mikroprocesorski nivo Superskalarni RISC
izdaju i izvravaju vie od jedne instrukcije tijekom jedne periode taktnog
signala
Superskalarni RISC
CISC procesori koji koriste superskalarno RISC jezgro
CISC instrukcije se pretvaraju tokom dekodiranja u RISC i zatim se
izvravaju u RISC jezgri
istovremeno se mogu izvoditi od 1 do 3 CISC instrukcije (u jednoj periodi
taktnog signala)
mikroprocesorski nivo DILEMA: CISC ili RISC Oba tipa procesora su
komercijalno u primjeni:
Pentium procesor (Intel, AMD):
CISC arhitektura (superskalarni CISC)
Bazirani na RISC arhitekturi u samoj svojoj jezgri Dominantni na desktop
raunalima
PowerPC procesori (Apple, IBM, Motorola):
RISC arhitektura (superskalarni RISC)
Model (mikro)procesora CISC arhitekture 3. april 2014 ARHITEKTURA
procesori, mikroprocesorski nivo Pribavi i izvri (fetch & execute)
Izvoenje svake instrukcije se dijeli na:

fazu pribavljanja instrukcije PRIBAVI (fetch)
fazu izvravanja instrukcije IZVRI (execute)
mikroprocesorski nivo Pribavi i izvri (fetch & execute) Izvoenje svake
instrukcije se dijeli na:
fazu pribavljanja instrukcije PRIBAVI (fetch) Mikroprocesor za vrijeme faze
PRIBAVI postavlja sadraj programskog brojila preko interne sabirnicena
vanjsku adresnu sabirnicu. Ujedno alje i odgovarajue upravljake signale
(signal ITAJ) na vanjsku upravljaku sabirnicu. Memorijski sklop dekodira
postavljenu adresu (prisutnu na adresnoj sabirnici) u cilju pristupa do
odgovarajue memorijske rijei.
(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Pribavi
i izvri (fetch & execute) Izvoenje svake instrukcije se dijeli na:

fazu pribavljanja instrukcije PRIBAVI (fetch) Za nekolio stotina ns (npr. 500
ns) sadraj specificirane memorijske lokacije pojavit e se na vanjskoj sabirnici
podataka. Taj se sadraj pohranjuje u instrukcijskom registru IR i to je
operacijski kod instrukcije. Za vrijeme faze PRIBAVI mikroprocesor
upotrebljava svoju internu logiku i poveava sadraj programskog brojila.

(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Pribavi
i izvri (fetch & execute) Izvoenje svake instrukcije se dijeli na:
fazu izvravanja instrukcije IZVRI (execute) U fazi IZVRI upravljaka
jedinica, u skladu s operacijskim kodom koji je pohranjen u instrukcijskom
registru, generie niz upravljakih signala. Rezultat tog niza signala su
odgovarajui prenosi podataka, te operacije (npr. aktiviranje pojedinih sklopova
unutar aritmetiko-logike jedinice), izvravanja (izvoenja) zadane instrukcije.
mikroprocesorski nivo SRISC Simple RISC Programerski model
raunara Jednostavan procesor sa smanjenim skupom naredbi ima 32 32-bitovna
spremnika opte namjene, programsko brojilo PC i spremnik naredbe IR. Memorija (Big-
Endian Byte Ordering) je kapaciteta 232 okteta, ali procesor u jednom pristupu memoriji
ita ili upisuje etiri okteta - 32 bita. Ovaj procesor organizovan je kao procesor sa
spremnicima opte namjene tako da se memoriji moe pristupati samo preko naredbi
load i store. 3. april 2014 ARHITEKTURA RAUNARA 45 Pojednostavnjeni modeli
Formalan opis (S)RISCaRegister Transfer Notation (RTN)

Neformalan opis daje vie intuitivni osjeaj kako procesor radi i ta treba
raditi ali je neprecizan, nepotpun, a ponekad i zbunjujui
Za formalan, odnosno precizan opis rada procesora koriste se razliiti jezici.
Ovdje e se koristiti RTN (engl. Register Transfer Notation).
Svrha uvoenja formalnog jezika je jednostavan i jednoznaan opis
funkcionisanja procesora.

Ovakav pristup opravdan je iz sljedeih razloga:
Osnovno djelovanje CPU-a je prenos podataka (naredbi i operanada) meu
spremnicima,
RTN omoguava jednostavan i jednoznaan opis strukture procesora i
njegovo djelovanje,
RTN omoguava direktno preslikavanje funkcija u sklopove (engl. hardware).

U usporedbi sa mainskim jezikom, RTN se moe smatrati kao meta jezikili
jezik koji se koristi da opie jezike
RTN sprjeava greke zbog pogrene interpretacije neformalnog opisa
raunara te greke u projektovanju i implementaciji
RTN program prevodilac moe automatski generisati C simulator za
procesor koji se projektiuje ili imati izlaz za ureaj za izradu maski za
integrisane sklopove
(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Opis
RTN naredbi 3. april 2014 ARHITEKTURA RAUNARA 49 Pojednostavnjeni
modeli (mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo
Opis RTN naredbi naredbe za pristup memoriji 3. april 2014
RISC, pentium procesori, mikroprocesorski nivo Opis RTN naredbi
naredbe za grananje 3. april 2014 ARHITEKTURA RAUNARA 51
mikroprocesorski nivo Opis RTN naredbi Aritmetike i logike
naredbe 3. april 2014 ARHITEKTURA RAUNARA 52 Pojednostavnjeni modeli
(mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski nivo Intelovi
mikroprocesori CISC (Complex Instruction-Set Computer)

Pojedinana instrukcija moe da izvrava nekoliko osnovnih operacija:
itanje podatka iz memorije,
aritmetika operacija i
uvanje podatka u memoriji
Arhitektura je prilagoena viim programskim jezicima
Do sada je Intel razvio veliki broj raznih tipova mikroprocesora
1971. 4004 sa 2300 tranzistora, 4-bitna arhitektura
1974. 8080, 8-bitna arhitektura
mikroprocesori CISC (Complex Instruction-Set Computer)

1978. 8086, 8088,16-bitna arhitektura
1982. 80286, 24 bitno adresiranje, 16-bitna arhitektura
Od 1985. 32-bitne arhitekture raunara (80386, 80486, Pentium procesori)
Od 2004. 64-bitne arhitekture
mikroprocesori 1971. Intel 4004 3. april 2014 ARHITEKTURA RAUNARA 55
mikroprocesorski nivo Intelovi mikroprocesori

1974. prvi osmobitni mikroprocesori (i8080)
Od 1978. u upotrebi su 16-bitni mikroprocesori (i8086)
mikroprocesori

Od 1982. poinje upotreba 32-bitnih procesora
1981. IBM izabrao 8-bitni Intel 8088 za PC/XT raunar Adresira 1MB,
frekvencija 5-12MHz
1983. IBM PC/AT sa i80286 Adresni prostor od 16MB frekvencija 5-
12MHz, broj tranzistora 134000 Kopiraju ih razne firme (AMD, Cyrux,
Simens, IBM, ...)
1985. pojavio se i80386/i80386SX 32-bitni, frekvencija 12-40MHz,
adresirao je 4GB, broj tranzistora 275000
mikroprocesori

Od 1989 pojava procesora 80486
mikroprocesori

Od 1992 Pentium
mikroprocesori 3. april 2014 ARHITEKTURA RAUNARA 60 Pojednostavnjeni
Intelovi mikroprocesori 3. april 2014 ARHITEKTURA RAUNARA 61
mikroprocesorski nivo Intelovi mikroprocesori 3. april 2014 ARHITEKTURA
procesori, mikroprocesorski nivo Intelovi mikroprocesori 3. april 2014
RISC, pentium procesori, mikroprocesorski nivo Intelovi mikroprocesori
RISC (Reduced Instruction-Set Computer)

Smanjen broj taktova za izvrenje instrukcije
Koristi se fiksan format instrukcije
Smanjen broj instrukcija za pristup osnovnoj memoriji
Smanjen broj kodova koje procesor prepoznaje Do sada je proizveden
veliki broj RISC procesora
Motorola (88000, ...PowerPC), Silicon Graphics (MIPS R1000, ...,
R112000), Digital (Alpha), HP (PA-RISC 8200, 8600), Intel (i860XP)
3. april 2014 ARHITEKTURA RAUNARA 64 Pojednostavnjeni modeli (mikro)procesora CISC i
RISC, pentium procesori, mikroprocesorski nivo Intelovi mikroprocesori Spoljanje
komponente su povezane sa mikroprocesorom preko sistemske magistrale
Procesori se uzajamno razlikuju po irini magistrale za podatke i adresne magistrale
3. april 2014 ARHITEKTURA RAUNARA 65 Pojednostavnjeni modeli (mikro)procesora CISC i
RISC, pentium procesori, mikroprocesorski nivo Intelovi mikroprocesori Pregled
veliine adresnih magistrala kod Intelovih procesora 3. april 2014 ARHITEKTURA
RAUNARA 66 Pojednostavnjeni modeli (mikro)procesora CISC i RISC, pentium procesori,
mikroprocesorski nivo Intelovi mikroprocesori 3. april 2014 ARHITEKTURA RAUNARA
67 Pojednostavnjeni modeli (mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski
nivo Intelovi mikroprocesori 3. april 2014 ARHITEKTURA RAUNARA 68
Pojednostavnjeni modeli (mikro)procesora CISC i RISC, pentium procesori, mikroprocesorski
nivo Intelovi mikroprocesori 3. april 2014 ARHITEKTURA RAUNARA 69
HVALA NA PANJI! Pojednostavnjeni

3. april 2014
ARHITEKTU
RA
RAUNARA
1
ARHITEKTURA RAUNARA
Predavanje-9
3. april 2014
ARHITEKTU
RA
RAUNARA
2
Projektovanje procesora Pristup projektanta
1.Funkcija procesora
2.Formalno i neformalno opisane naredbe koje procesor mora
izvoditi
3.Sklopovi neophodni u realizaciji
4.Definisanje puteva podataka
5.Memorije i veze koji se koriste u procesu promjene podataka
kojima se realizuju naredbe Naredni korak
1.Projektovanje sklopova

3. april 2014
ARHITEKTU
RA
RAUNARA
3
Projektovanje procesora Projektovanje sklopova Razmatranje? Koje
upravljake signale je potrebno generisati? Primjer:
signal za upis u memoriju,
upii,
signal za postavljanje sadraja memorije na sabirnicu,
postavi

3. april 2014
Projektovanje procesora Poslednji korak u projektovanju
Realizacija upravljake jedinice (generie upravljake signale)
Svaki od tri navedena koraka sadri specifikacije ta je
potrebno napraviti u sledeem koraku
Ponekad potrebno vie Iteracija
Vaan poetni korak u procesu projektovanja procesora bio je
apstraktan te kasnije precizan opis pomou RTNa njegovog
skupa naredbi, odnosno arhitekture skupa naredbi

3. april 2014
Projektovanje procesora
Apstraktan opis je potpuno nezavisan o domenu
implementacije i definie statika svojstva procesora, spremnike i
memoriju, te dinamika svojstva i operacije
Konkretan RTN (Register Transfer Notation) opisuje detalje
prenosa podataka izmeu spremnika, odnosno radnje koje se
dogaaju na putevima podataka
Proces izvoenja naredbe je osnovna jedinica apstraktnog
opisa
Koraci konkretnog RTNa odgovaraju aktivnostima sinhro-
niziranim s procesorskim taktom
3. april 2014
Projektovanje procesora
Razliite sklopovske arhitekture mogu podravati istu
arhitekturu skupa naredbi
Mnogi proizvoai realizovali su navedene specifikacije na
razliite naine
U emu su razlike?
itavom nizu praktikih detalja:
struktura sabirnica,
vrijeme izvoenja naredbi,
veliina cjevovoda, stepen paralelne obrade
vie naredbi itd...
3. april 2014
ARHITEKTURA RAUNARA 7 Projektovanje procesora Jedno-sabirnika
mikroarhitektura SRCa
Konkretan RTN opis slijedi iz odreene mikroarhitekture
procesora kojom se namjerava realizovati arhitektura skupa
naredbi
Pojam mikroarhitekture odnosi se na:
spremnike procesora,
sistem sabirnica i
ostale funkcionalne jedinice:
ALU,
Upravljaka jedinica,
brojila
3. april 2014
ARHITEKTURA RAUNARA 8 Projektovanje procesora
Meusobno povezane pojedine funkcionalne jedinice procesora 3.
april 2014 ARHITEKTURA RAUNARA 9 Projektovanje procesora
Dijelovi procesora 3. april 2014 ARHITEKTURA RAUNARA
10 Projekovanje procesora Jedno-sabirnika mikroarhitektura SRC-a(
Simple RISC) Osnovni podsistemi raunara su:
Centralna procesna jedinica (CPU),
Glavna memorija i
Ulazno/izlazni ureaji.
Putevi podataka (data path) su spremnici i meuveze koji se koriste u procesu promjena
podatka kojima se realizuju naredbe.
Putevi podataka su povezani s upravljakom jedinicom.
Upravljaka jedinica dobija informacije, signale, od puteva podataka na osnovu kojih
generie upravljake signale.
Upravljaki signali upravljaju tokovima podataka unutar CPU-a, izmeu CPU-a i glavne
memorije, te izmeu CPU-a i U/I ureaja.
3. april 2014
ARHITEKTURA RAUNARA 11 Projektovanje procesora
Jedno-sabirnika mikroarhitektura SRC-a( Simple RISC) A, C-za
privremenu pohranu operanda i rezultata prilikom obavljanja ALU nare-dbi. MA (memory address),
MD (memory data)-koriste se kao meuveza s memo-rijom i ulazno/izlaznim ureajima. MA sadri
memorijsku adresu ope-randa. MD meuspremnik podataka koje ulaze u CPU ili izlaze iz njega).
RTN (Register Transfer Notation) - nain opisa koji omoguava da se procesor opi-e jednostavno i
nedvosmisleno, a zna-ajan je za sklopovsku realizaciju funkcija procesora. Upravljaka sekvenca-
slijed signala kojim se upravlja putevima podataka 3. april 2014 ARHITEKTURA RAUNARA
12
Projektovanje procesora Jedno-sabirnika mikroarhitektura SRC-a(
Simple RISC) ADDI - naredba za neposredno sabiranje
3. april 2014 ARHITEKTURA RAUNARA 13 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) Objanjenje
RTN-a:
Postavi sadraj PCa i upii u MA. Ujedno inkrementiraj sadraj PCa pomou ALU i rezultat pohrani
u privremeni spremnik C.
Oitaj sadraj memorijske lokacije na adresi na koju pokazuje sadraj MA i upii u meuspremnik
MD. Postavi sadraj privremenog spremnika C na sabirnicu i upii u PC.
Postavi sadraj MDa na sabirnicu i upii u IR. Sklopovi sada dekodiraju naredbu i zakljuuju da se
radi o sabiranju.
Postavi sadraj spremnika rb na sabirnicu i upii ga u privremeni spremnik A.
Postavi sadraj spremnika rc na sabirnicu, naredi ALU da izvede sabiranje sadraja privremenog
spremnika A i sadraja na sabirnici te rezultat upii u privremeni spremnik C.
Postavi sadraj spremnika C na sabirnicu i upii ga u spremnik ra. (prva tri koraka identina za
svaku naredbu kod ovakve mikroarhitekture)
14 Projektovanje procesora Jedno-sabirnika mikroarhitektura SRC-a(
Simple RISC) Objanjenje upravljake sekvence: Upravljakom
sekvencom se realizuje procedura dohvata i izvoenja naredbe. Nakon
definisanja upravljake sekvence svake pojedine naredbe, pristupa se
projektovanju upravljake jedinice koja ima zadatak generisati projektovanu
upravljaku sekvencu prema zadanom vremenskom dijagramu. Upravljaka
sekvenca je slijed signala kojim se upravlja putevima podataka. Upravljaki
signali upisuju sadraj u spremnike (strobe) te postavljaju sadraj spremnika
na odreenim linijama (gate). 3. april 2014 ARHITEKTURA RAUNARA 15
Simple RISC) Upravljaka jedinica je u svakom pogledu srce procesora
Upravljaka jedinica prihvaa kao ulaz signale koji opisuju ta procesor mora
raditi i u kojem se stanju procesor trenutno nalazi, te generie signale potrebne
za voenje rada procesora. 3. april 2014 ARHITEKTURA RAUNARA 16
Simple RISC)

Izlazni signali iz upravljake jedinice su upravljaka sekvenca naredbe koja
se izvodi
Oni se generiu na osnovu etiri osnovna izvora informacija:
Polje operacijskog koda naredbe odnosno pet bita najveeg znaenja
spremnika naredbe, IR.
Preostali signali s putova podataka tu spada rezultat usporedbe
uvjeta, uvjet, posmano brojilo n, tj. uvjetni kodovi kod procesora sa
statusnim i uvjetnim spremnikom.
Podatak o koraku naredbe koji se trenutno izvodi, odnosno izlaz iz
generator koraka.
Vanjski signali kao to su:
oStart, ekaj, Izvreno,
ozahtjev za prekidom, Int
ozahtjev za postavljanjem u poetno stanje, Reset.
3. april 2014 ARHITEKTURA RAUNARA 17 Projektovanje procesora Jedno-sabirnika
mikroarhitektura SRC-a( Simple RISC) Objanjenje upravljake sekvence: U
koraku T3 signalima Grb i Rout odabire se spremnik rb i postavlja njegov sadraj na
sabirnicu. Isti sadraj se zatim upisuje u privremeni spremnik A aktiviranjem signala
Ain. U koraku T5 se nakon postavljanja sadraja spremnika C na sabirnicu aktiviranjem
signala Cout, odabire spremnik ra signalom Gra i upisuje u njega sadraj sa sabirnice
aktiviranjem signala Rin. Sve aritmetike i logike naredbe koriste slinu upravljaku
sekvencu. 3. april 2014 ARHITEKTURA RAUNARA 18 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) Objanjenje upravljake
sekvence: ADDI - naredba za neposredno sabiranje 3. april 2014 ARHITEKTURA RAUNARA 19
Projektovanje procesora Jedno-sabirnika mikroarhitektura SRC-a( Simple RISC)
Objanjenje RTN-a: Velika je slinost ove naredbe i naredbe za sabiranje sadraja
dvaju spremnika, add. One se razlikuju samo u etvrtom koraku kada se drugi
operand na sabirnicu postavlja direktno iz spremnika naredbe, IR, uz proirenje
predznaka bitova 17..31. (Objanjenje: konstanta koja je u IRu je 16bit-na i treba se
pretvoriti u 32bit-nu, pa se bit predznaka prebacuje na 31. bit tako da bi se mogla
sabrati s A). 3. april 2014 ARHITEKTURA RAUNARA 20 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) Objanjenje upravljake
sekvence: U koraku T4 drugi operand se dohvada iz dijela spremnika naredbe
aktiviranjem signala c2out. Konstanti se sklopovski proiruje predznak, 16 bit, na
preostale bitove 17..31. LD (load) i ST (store) - naredbe za prebacivanje podataka 3.
april 2014 ARHITEKTURA RAUNARA 21 Projektovanje procesora Jedno-sabirnika
mikroarhitektura SRC-a( Simple RISC) LD (load) i ST (store) - naredbe za
prebacivanje podataka Sprema sadraj s memorijske lokacije u registar Sprema sadraj registra na
memorijsku lokaciju 3. april 2014 ARHITEKTURA RAUNARA 22 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) LD (load) i ST (store) - naredbe
za prebacivanje podataka T3 - baza adrese odreuje se kada se u privremeni
spremnik A upisuje 0 ako je rb = 0, tj. sadraj spremnika rb ako je rb 0. T4 - izrauna
se efektivna adresa pribrajanjem konstante(offset), koja je sastavni dio naredbe uz
proirenje njenog predznaka, s bazom koja se nalazi upisana u privremenom
spremniku A. T5 - upisuje se memorijska adresa u spremnik MA. Load Store T6 iz memorije
u meuspremnik MD T6 podatak iz spremnika ra prebacuje se u MD T7 iz MD u odredini spremnika ra T7 iz
MD u memoriju 3. april 2014 ARHITEKTURA RAUNARA 23 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) Upravljaka sekvenca za load
naredbu: T3 sadraj spremnika rb se postavlja na sabirnicu ne pomodu signala Rout,
nego pomodu signala BAout (upravljaki signal (BA Base Address) koji se koristi u
proraunu efektivne adrese iz bazne adrese). Ovim rjeenjem se na sabirnicu postavlja
sadraj odabranog spremnika ukoliko nije odabran R*0+ (kada je rb=0) kada se na
sabirnicu postavljaju sve 0. Ova vrijednost se upisuje u privremeni spremnik A. 3. april
2014 ARHITEKTURA RAUNARA 24 Projektovanje procesora Jedno-sabirnika
mikroarhitektura SRC-a( Simple RISC) Upravljaka sekvenca za load naredbu: T4
- na sabirnicu se postavlja konstanta c2 kojoj se proiri predznak i ona se pribroji
sadraju privremenog spremnika A. Na kraju ovog koraka u privremenom spremniku C
upisana je efektivna adresa operanda iz memorije. Posljednja tri koraka slina su
dohvatu naredbe. 3. april 2014 ARHITEKTURA RAUNARA 25 Projektovanje procesora
Jedno-sabirnika mikroarhitektura SRC-a( Simple RISC) Upravljaka sekvenca
za store naredbu: Naredba za upis sadraja spremnika na memorijsku lokaciju, store,
slina je opisanoj naredbi upisa sadraja memorijske lokacije u spremnik. Razlika je u
koracima T6 i T7. T6 - upisuje se sadraj odabranog spremnika u MD spremnik
aktiviranjem signala MDbus i Upii. (signali MDbus i MDrd odabiru smjer iz kojeg se
podatak upisuje u spremnik MD, prvi s procesorske sabirnice, a drugi s memorijske
data sabirnice). T7 - generira se signal Pii (Write), a signal ekaj podrazumijeva
odgovor memorije da je upisan sadraj s data sabirnice postavljanjem signala
Izvreno. 3. april 2014 ARHITEKTURA RAUNARA 26 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) MAKSIMALNA FREKEVENCIJA
TAKTA Kanjenje na sklopovima je ograniavajudi faktor brzine rada. Kanjenje se definie kao vrijeme
koje protekne od promjene na ulazu do promjene na izlazu sklopa. Maksimalna frekvencija ovisi o
ukupnom vremenu kanjenja koje odreujemo prema kanjenju naredbe koja prolazi kroz najvie
sklopova. 3. april 2014 ARHITEKTURA RAUNARA 27 Projektovanje procesora Jedno-
sabirnika mikroarhitektura SRC-a( Simple RISC) PRENOS PODATAKA IZ
REGISTRA U REGISTAR Moramo biti u mogudnosti prebaciti podatak iz bilo kojeg registra u bilo
koji registar, a ne imati tano odreen skup ulazinh i skup izlaznih registara (npr. registar A moe u
jednom trenutku biti ulaz, a u drugom izlaz) Ovo je moguda pod uslovom da su svi a-ovi osim jednog u
0. Nakon to su samo jedna vrata(a) aktivna clock signalom se zapisuju podatak u odgovajudi registar 3.
april 2014 ARHITEKTURA RAUNARA 28 Projektovanje procesora Jedno-sabirnika
mikroarhitektura SRC-a( Simple RISC) POBOLJANJE SISTEMA: Dvo-sabirnika i
tro-sabirnika SRC arhitektura: Ukoliko se poveda broj sabirnica, odnosno broj
meuveza, mogude je istovremeno prenositi vie podataka. Tako je broj i
konfiguracija sabirnica jedan od odluujudih faktora u povedanju performansi
procesora. S druge strane povedanje broja sabirnice, neovisno o nivou imple-
mentacije, rezultira u povedanju cijene procesora. Potrebno je pronadi kompromis
izmeu dva oprena zahtjeva, perfor-manse cijena. 3. april 2014 ARHITEKTURA
RAUNARA 29 Projektovanje procesora Jedno-sabirnika mikroarhitektura SRC-a(
Simple RISC) POBOLJANJE SISTEMA: Dvo-sabirnika i tro-sabirnika SRC
arhitektura: Ukoliko se poveda broj sabirnica, odnosno broj meuveza, mogude je
istovremeno prenositi vie podataka. Tako je broj i konfiguracija sabirnica jedan od
odluujudih faktora u povedanju performansi procesora. S druge strane povedanje
broja sabirnice, neovisno o nivou imple-mentacije, rezultira u povedanju cijene
procesora. Potrebno je pronadi kompromis izmeu dva oprena zahtjeva, perfor-
manse cijena. 3. april 2014 ARHITEKTURA RAUNARA 30 Projektovanje procesora Tro-
sabirnika arhitektura: Uvoenjem trede sabirnice u arhi-tekturu SRCa moe se isto-vremeno na
ALU dovesti oba ope-randa i rezultat upisati u odredini spremnik. Ovom arhitekturom smanjen je ukupan broj
koraka na svega tri te je eliminiran i privremeni spremnik A Detaljnom analizom se pokae kako je stvarno
poboljanje perfor-mansi znaajno. Primjer: analiza naredbe ld pokazala je smanjenje broja ko-raka s osam na
etiri 3. april 2014 ARHITEKTURA RAUNARA 31 HVALA NA
PANJI! Projekovanje procesora

3. april 2014
ARHITEKTU
RA
RAUNARA
1
ARHITEKTURA RAUNARA
Predavanje-10
3. april 2014
ARHITEKTU
RA
RAUNARA
2
Projektovanje procesora sa cjevovodom Osnovni princip rada Primjer:
Praonica odjee Praonica odjee radi u tri faze:
1.Pranje u maini:
2.Suenje u suilici:
3.Peglanje i slaganje odjee Neka svaka faza zahtijeva 30 min. Predpostavka
da etiri klijenta dolaze u isto vrijeme

3. april 2014
ARHITEKTU
RA
RAUNARA
3
Projektovanje procesora sa cjevovodom
Osnovni princip rada
Sekvencijalna praonica
3. april 2014
Praonica sa cjevovod implementacijom
3. april 2014
ARHITEKTU
RA
RAUNARA
5
Generalizacija
Neka konstantno pristiu zadaci od kojih se svaki moe podjeliti u k
podzadataka
Svaki podzadatak izvodi se u separatnoj fazi koja zahtijeva jednu vremensku
jedinicu
Ukupno vrijeme izvrenja jednog zadatka zahtijeva k vremenskih jedinica
Cjevovod implementacija zapoinje drugi zadatak prije kraja prvog zadatka
U datom trenutku maksimalno k faza radit e paralelno na k razliitih
zadataka 3. april 2014
ARHITEKTURA RAUNARA
6
Generalizacija
Bez cjevovoda
jedan zadatak zavrava se za
K vremenskih jedinica
Sa cjevovodom
jedan zadatak zavrava se u svakoj vremenskoj jednici
7
Sinhroni cjevovod
Koristi registre za simultano snimanje rezultata izmeu faza
Na poetku svakog novog ciklusa clock signala u registrima se nalaze rezultati
iz prethodnih faza
Svaka faza cjevovoda implementira se kao kombinatorno kolo
Poeljno je izbalansirati trajanje svake faze
Clock ciklus odreuje se na osnovu trajanja najdue faze
3. april 2014
ARHITEKTU
RA
RAUNARA
8
Projektovanje procesora sa cjevovodom Osnovni princip rada Performanse
Neka je ti vrijeme procesiranja faze Fi
Ciklus clock signala je tada t = max(ti) tj frekvencija clock signala je f = 1/t =
1/max(ti)
Cjevovod procesira n zadataka u k+n1 ciklusa

ok ciklusa potrebno da cjevovod procesira prvi zadatak
on1 ciklus potrebno da se procesira preostalih n1 zadataka
Ubrzanje u odnosu na serijski sluaj je:

3. april 2014
ARHITEKTU
RA
RAUNARA
9
Jednociklusni datapath
3. april 2014
Datapath sa cjevovodom
Izmeu faza dodati cjevovod registri
oCjevovod registri se oznaavaju na osnovu faza koje razdvajaju

3. april 2014
ARHITEKTU
RA
RAUNARA
11
Projektovanje procesora sa cjevovodom Osnovni princip rada Vremenski
dijagram Dijagram izvrenja dvije sukcesivne instrukcije
3. april 2014
Grafiki prikaz izvrenja u cjevovodu
Tokom vie ciklusa clock signala paralelno se izvodi vie instrukcija
Grafik pokazuje koritenje pojedinih resursa u cjevovodu
13
Projektovanje procesora sa cjevovodom Osnovni princip rada Kontrola
jednociklusnog CPU
3. april 2014
ARHITEKTU
RA
RAUNARA
14
Projektovanje procesora sa cjevovodom Osnovni princip rada Kontrola i
cjevovod
Na isti nain kao za datapath dodati registre za formiranje cjevovoda za
kontrolne signale
Koristiti u svakoj fazi samo one kontrolne signale koji se odnose za datu fazu
ID (Dekodiranje instrukcije i itanje registara)
oGenerie sve kontrolne signale
okoristi: RegDst
Ex (izvravanje istrukcije ili raunanje adrese)
okoristi: ALUSrc, ALUOp, Beq, Bne, J i zero
MEM (Pristup memoriji)
okoristi: MemRead, MemWrite i MemtoReg
WB (pisanje rezultata)
okoristi: RegWrite
3. april 2014
ARHITEKTURA RAUNARA
15
Kontrola CPU-a sa cjevovodom 3. april 2014
ARHITEKTURA RAUNARA 16 Projektovanje procesora sa cjevovodom
Cjevovod hazardi
Situacije koje nastaju u cjevovodu koje bi izazvale pogreno izvrenje
instrukcije u sluaju da se neka faza cjevovoda izvri u predvienom
ciklusu:
Strukturni hazard (structural hazard) Kada dvije instrukcije trebaju
istovremeno da koriste istu funkcio-nalnu jedinicu
Data hazard (data hazard) Kada izvrenje instrukcije zavisi od rezultata
instrukcije koja se jo uvi-jek izvrava u cjevovodu
Kontrolni hazard (control hazard) Kada preuzimanje (fetch) instrukcije
ovisi o rezultatu izvrenja in-strukcije koja je u cjevovodu

17 Projektovanje procesora sa cjevovodom Osnovni princip rada Cjevovod
hazardi
Hazardi komplikuju implementaciju kontrole i degradiraju perfor-manse
18 Projektovanje procesora sa cjevovodom
Strukturni hazard 1
Za sluaj da postoji samo jedna memorija:
oSkupo postojanje dvije memorije
oRjeava se uvoenjem L1 ke memorija za podatke i instrukcije
3. april 2014
ARHITEKTURA RAUNARA
Strukturni hazard 2
Istovremeno itanje i pisanje registara:
oPristup registrima veoma brz
oRjeenje se nalazi na nain da se pisanje obavlja u prvoj polovini
ciklusa a itanje u drugoj polovini ciklusa i in-strukcije

Data hazard
Meuovisnost dvije instrukcije koje se pojavljuju blizu u kodu dovodi
do data hazarda
itanje neposredno nakon pisanja (RAW)
oI instrukcija dolazi prije od J instrukcije a I zapisuje rezultat u registar
koji potrauje instrukcija J npr:

21 Projektovanje procesora sa cjevovodom Osnovni princip rada Data hazard-
Rjeenje 1: Odgaanje izvoenja
Odgoditi dekodiranje instrukcije koja ita, dok prethodna faza ne zavri
upisivanje u registar (tzv pipeline stall)
Bubble je NOP operacija koja ne modificira ni registre ni memoriju
otroi clock cikluse ne radei nita

Data hazard- Rjeenje 2: Proslijeivanje (forwarding)
Rezultat iz ALU jedinice proslijeuje se sljedeoj instrukciji im
postane na raspolaganju
Implementacija proslijeivanja
Dvije MUX jedince skupa sa njihovim kontrolnim signalima ForwardA
and ForwardB dodaju se u datapath

3. april 2014 ARHITEKTURA RAUNARA 24 Projektovanje procesora sa
cjevovodom
RAW hazard detekcija
Trenutna instrukcija koja se dekodira je u IF/ID registru
Posljednja instrukcija je u ID/EX registru
Pretposljednja instrukcija je u EX/MEM registru
RAW hazard uslovi:
IF/ID.Rs=ID/EX.Rw
IF/ID.Rt=ID/EX.Rw
IF/ID.Rs=EX/MEM.Rw
IF/ID.Rt=EX/MEM.Rw

3. april 2014
ARHITEKTU
RA
RAUNARA
25
Projektovanj
e procesora
sa
cjevovodom
Osnovni
princip
rada
Kontrola
prosljeiv
anja 3. april
2014
ARHITEKTU
RA
RAUNARA
26
Projektovanj
e procesora
sa
cjevovodom
Osnovni
princip
rada
Kontrolni
signal
vrijednosti
3. april 2014
ARHITEKTU
RA
RAUNARA
27
Projektovanj
e procesora
sa
cjevovodom
Osnovni
princip
rada
Kontrolni
signal
vrijednosti
3. april 2014
ARHITEKTU
RA
RAUNARA
28
Projektovanj
e procesora
sa
cjevovodom
3. april 2014
ARHITEKTU
RA
RAUNARA
29
Projektovanj
e procesora
sa
cjevovodom
Kanjenje
usljed
load
instrukcij
e
Load
instrukcija
ima
kanjenje
koje se ne
moe rijeiti
proslijeiva
njem
U
pri
mj
eru
olw
ins
tru
kci
ja
ne
ma
po
dat
ak
sv
e
do
kra
ja
CC
4
oa
nd
ins
tru
kcija
zahtijeva
podatak na
poetku
CC4
oproslijeiv
anje je
mogue
odraditi tek
za
instrukciju
or
3. april 2014
ARHITEKTU
RA
RAUNARA
30
Projektovanj
e procesora
sa
cjevovodom
Detektova
nje RAW
hazarda
nakon
load
Za
detektovanj
e hazarda
potrebni su
uslovi:
oload
instrukcija
je u ID/EX
registru
oInstrukcija
koja treba
po
dat
ak
pro
it
an
od
loa
d
ins
tru
kci
je
je
u
IF/I
D
reg
ist
er

tj:
if
((ID
/EX.
Me
mRead == 1)
and (ID/EX.Rw
0) and
((ID/EX.Rw ==
IF/ID.Rs) or
(ID/EX.Rw ==
IF/ID.Rt)))
Stall
Rjeava
se
ubacivanjem
bubble
(mjehuria)
nakon load
instrukcije
oMjehuri je
sutinski nop
operacija koja
troi jedan
ciklus
3. april 2014
ARHITEKTU
RA
RAUNARA
31 Projektovanje procesora sa cjevovodom Pipeline interlock
Pipeline interlock hardver za detekciju i tretman load hazarda
oOriginalni MIPS je bez pipeline interlock hardvera
oZadrava stare vrijednosti PC i IF/ID registara
ne dohvata se nova instrukcija, a instrukcija nakon load odgoena je za
jedan ciklus
Implementira se unoenjem mjehuria (bubble) u ID/EX registre
cjevovodom
Pipeline interlock implementacija 3. april 2014 ARHITEKTURA RAUNARA
33 Projektovanje procesora sa cjevovodom Kompajler optimiziranje koda
Kompajleri tokom prevoenja koda mogu izvriti preinake u redosljedu
izvoenja kako bi se izbjegla odgaanja instrukcija u cjevovodu Neka je
dat C kod cegment: a = b + c; d = e f; 3. april 2014
Kontrolni hazard: branch instrukcija 3. april 2014 ARHITEKTURA
RAUNARA 35 Projektovanje procesora sa cjevovodom
Dvociklusno kanjenje usljed branch
Inst1 i Inst2 e biti dohvaene
oRezultat tih instrukcija treba biti odbaen u sluaju da je potrebno izvriti
grananje
oU suprotnom, instrukcije se trebaju izvriti normalno
cjevovodom Reduciranje kanjenja usljed branch

Kanjenje usljed branch instrukcije mogue je svesti na jedan ciklus
Grananje je mogue odrediti ve u fazi dekodiranja
oNext PC blok se pomjera u ID fazu
oKomparator se dodaje u Next PC logiku
Sada se preuzima samo jedna instrukcija prije odluke o grananju
Tretman hazarda:
oVarijanta 1: U sluaju da se izvrava grananje preuzeta instrukcija konvertuje
se u nop resetovanjem IF/ID registra (predict not taken)
oVarijanta 2: Preuzeta instrukcija se uvijek izvrava bez obzira na rezultat
uslova grananja (delayed branch)

cjevovodom Datapath modifikacije 3. april 2014 ARHITEKTURA RAUNARA
38
Projektovanje procesora sa cjevovodom Next PC block 3. april 2014
ARHITEKTURA RAUNARA 39 Projektovanje procesora sa cjevovodom REZIME
Kod procesora s cjevovodom praktino je uvijek jedna ili vie naredbi u fazi
obrade, odnosno ne postoji trenutak kad su sve naredbe izvedene.
Jednostavno reeno cjevovod podrazumijeva dohvat i poetak izvoenja
sljedee naredbe prije nego to je zavrila prethodna naredba. Cilj cjevovoda
je zaposliti to vie funkcionalnih jedinica, tj. skratiti vrijeme u kojem nisu
zaposlene. Cjevovod poveava propusnost procesora ali poveava i vrijeme
izvoenja naredbi. 3. april 2014
Generalno sve naredbe se mogu podijeliti na pet koraka: 1. Dohvat
naredbe, 2. Dekodiranje i dohvat operanada, 3. ALU operacija, 4. Pristup
memoriji, 5. Upis u spremnik. Postoji analogija izmeu procesa obrade
naredbi u procesoru i izrade nekog proizvoda U oba sluaja cilj je procesne
ili proizvodne potencijale maksimalno iskoristiti. To se postie podjelom posla
na korake (manje cjeline) koje mogu posao raditi paralelno. 3. april 2014
Dijagram stanja PRIBAVI IZVRI 3. april 2014 ARHITEKTURA
RAUNARA 42 Projektovanje procesora sa cjevovodom Protoni segmenti 3.
april 2014 ARHITEKTURA RAUNARA
43 Projektovanje procesora sa cjevovodom Protoni segmenti
IF (Instruction Fetching) Pribavljanje instrukcije
Upotrebljava se programsko brojilo PC za dohvat sljedee instrukcije. Instrukcije se
obino nalaze u prirunoj memoriji (engl. cache)koja se ita tijekom faze PRIBAVI.
ID (Instruction decoding and operand fetching)Dekodiranje instruk-cije i dohvat
operanada
Dekodira se operacijski kod instrukcije i dohvaaju se operandi iz skupa registara.
EX (Instruction execution) Izvoenje (obavljanje) instrukcije
Obavlja se operacija specificirana operacijskim kodom. Za instrukcije koje naslovljavaju
memoriju (load, store)u ovom se protonom segmentu rauna efektivna adresa.
ME (Memory access) Pristup memoriji
Izvode se instrukcije load i store. Obino se upotrebljava priruna memorija.
WB (Result write-back) Upis rezultata
cjevovodom
Protoni segmenti 3. april 2014 ARHITEKTURA RAUNARA 45 Projektovanje
procesora sa cjevovodom Osnovne pretpostavke kod projektovanja
cjevovoda

Skup naredbi procesora ostaje nepromijenjen
Osnovno pravilo kod projektovanja cjevovoda je da naredbe moraju izvoditi istu obradu
i davati iste rezultate nezavisno o arhitekturi na kojoj se izvode
Izmjene u organizaciji memorije
Kod realizacije cjevovoda znaajno je osigurati da jedna naredba u svakom taktu ue u
cjevovod. Nije dozvoljeno da procesor eka na sporu memoriju kako bi pristupio naredbi
ili operandu. Ovo je mogue rijeiti samo skupljim brzim memorijama
Drugi problem je to u konceptu cjevovoda svaka naredba u prvom taktu dohvata
naredbu, a u etvrtom taktu pristupa memoriji. Potrebno je postaviti dvije nezavisne
memorije, jednu za program, a drugu za podatke te im osigurati istovremeni, paralelni
pristup
Ova podjela na zasebnu memoriju za program i za podatke te posebni sabirniki
sistem koji osigurava paralelni pristup naziva se Harvardska arhitektura
3. april 2014
Osnovne pretpostavke kod projektovanja cjevovoda
Spremnici opte namjene
U prethodnim razmatranjima pokazano je da je efikasno imati tri sabirnice. Slino
vrijedi kod procesora sa cjevovodom. Ovakav pristup zahtijeva da spremnici opte
namjene imaju pristup svim sabirnicama, na neke samo piu a sa drugih itaju, tzv.
spremnici s tri pristupa (three port register file). Ovakav pristup omoguava postavljanje
istovremeno na dvije sabirnice dva operanda i upis rezultata
Projektovanje procesora sa cjevovodom Osnovne pretpostavke kod
projektovanja cjevovoda
Izmjena sistema sabirnica i puteva podataka
Cjevovod zahtijeva izmjenu sabirnike strukture. Umjesto povezivanja spremnika preko
zajednike ili zajednikih sabirnica podaci se direktno prenose iz spremnika u spremnik
nezavisnim putevima. Ovakav pristup povezivanja (point to point) omoguava
istovremeni prenos veeg broja podataka

Dodatno sklopovlje
Cjevovod obino zahtijeva i dodatne sklopove koji imaju zadatak dodatno ubrzati rad
procesora i pojednostavniti neke operacije. Primjer je nezavisan sklop za inkrementiranje
sadraja programskog brojila. Cilj je rasteretiti ALU ove operacije.
cjevovodom
Opasnosti vezane uz primjenu cjevovoda
Opasnosti vezane uz primjenu cjevovoda su posljedica izvoenja naredbe
zavisne o rezultatu jedne od prethodnih naredbi ija obrada jo nije zavrila.
Program prevodilac mora unaprijed predvidjeti (prije izvoenja programa)
mogue izvore greaka te ih otkloniti. Pri tome se rukovodi strategijom
najgoreg sluaja (worst case).
Opasnosti vezane uz primjenu cjevovoda mogu se podijeliti prema tipu
naredbe uz koji su vezane. Iako postoji vie moguih podjela, osnovna podjela
je na:
opasnosti vezane uz podatke i
opasnosti vezane uz grananja
cjevovodom Opasnosti u primjeni cjevovoda vezane uz pristup
podacima Prilikom odreivanja svih moguih opasnosti vezanih uz pristup
podacima kod cjevovoda potrebno je analizirati sve naredbe i njihove
meuzavisnosti Zadatak je mogue znatno pojednostavniti grupisanjem
naredbi prema nainu kako pristupaju operandima i kako rezultat upisuju u
odredini spremnik
cjevovodom Opasnosti u primjeni cjevovoda vezane uz pristup
podacima U sluaju da se pristupa podacima u memoriji stvar je znatno
jedno-stavnija jer problem moe samo postojati ukoliko iza naredbe za upis
slijedi naredba za itanje iz iste lokacije. Kako se svaki pristup memoriji odvija
u etvrtom koraku ne postoji opasnost pristupa podacima. 3. april 2014
ARHITEKTURA RAUNARA
51 Projektovanje procesora sa cjevovodom Opasnost u cjevovodu kod
naredbi za grananje Kod grananja postoji problem da se obavezno izvodi
naredba koja slijedi naredbu za grananje nezavisno o rezultatu grananja. To
znai da je potrebno ubaciti jedno slobodno mjesto iza naredbe za grananje. 3.
april 2014 ARHITEKTURA RAUNARA 52 Projektovanje procesora sa cjevovodom
Usporedba pogodnosti CISC i RISC za protonu izvedbu Kraa
perioda signala vremenskog voenja poveanje broja perioda za instrukciju.
Uobiajeni pristup: vrijeme trajanja periode tako da dopusti izvoenje
najjednostavnijih operacija u jednoj periodi izvoenje sloenijih
instrukcija/operacija u vie perioda 3. april 2014 ARHITEKTURA RAUNARA 53
Projektovanje procesora sa cjevovodom Usporedba pogodnosti CISC i
RISC za protonu izvedbu Tipian slijed instrukcija za CISC procesor:
Svaka instrukcija ima dodijeljeno vrijeme upravo onoliko koliko joj je potrebno
Tenja u RISC arhitekturi:Jedna perioda po instrukciji !
3. april 2014 ARHITEKTURA RAUNARA 54 HVALA NA
PANJI! Projektovanje procesora sa cjevovodom

3. april 2014
ARHITEKTU
RA
RAUNARA
1
ARH
ITE
KTU
RA
RA
UNA
RA
Predavanje-11
Organizacija i veliina glavne memorije
Glavna memorija moe se promatrati kao niz spremnika jednake veliine s
bita, koji se nazivaju memorijska rije (memory word). s -je najmanja rije kojoj
se moe pristupati u memoriji
Veliina rijei procesora w, moe se razlikovati od veliine memorijske rijei
s
Generalno, procesor koji ima m bitovnu adresnu rije moe pristupiti 2m
memorijskih rijei, odnosno moe imati kapacitet 2mxsbita

Projektovanje memorijskog sistema, organizacija i veliina glavne memorije, RAM i ROM,
hijerarhijska organizacija memorije 3. april 2014
ARHITEKTURA RAUNARA 3 Organizacija i veliina glavne memorije
Procesor Intel 8086moe u jednom memorijskom ciklusu prenijeti cijelu 16-
bitovnu rije preko data sabirnice
Procesor Intel 8088isti podatak prenosi u dva memorijska ciklusa preko 8-
bitovne data sabirnice (to je napravljeno iz ekonomskih razloga s ciljem
smanjenja noica integrisanog sklopa, a time i smanjenja cijene sklopa)

Organizacija i veliina glavne memorije
Kod organizacije malog kraja (Little Endian)oktet najmanjeg znaenja se
pohranjuje na najniu adresu cijelog podatka
Kod organizacije velikog kraja (Big Endian)oktet najveeg znaenja se
pohranjuje na najniu adresu
Organizacija memorijske rijei veliki i mali kraj
Kod organizacije malog kraja (Little Endian) oktet najmanjeg znaenja se
pohranjuje na najniu adresu cijelog podatka
Kod organizacije velikog kraja (Big Endian) oktet najveeg znaenja se
pohranjuje na najniu adresu

hijerarhijska organizacija memorije 3. april 2014 ARHITEKTURA RAUNARA 6
Operacije s memorijom itanje (read)
Procesor (ili U/I jedinica) postavlja adresu lokacije (iji sadraj se oitava) na
adresnu sabirnicu (sadraj spremnika MAR),
dojavljuje memoriji o kojoj se operaciji radi (Read) te moe postaviti i neki
sinkronizacijski signal npr. ZAHTJEV
Nakon vremena potrebnog da memorija odgovori na zahtjev, koje ovisi o
brzini kojom memorija moe postaviti sadraj traene lokacije na data
sabirnicu (vrijeme odziva), postavlja se sadraj adresirane lokacije na
podatkovnu sabirnicu te memorija dojavljuje procesoru da je podatak spreman
- aktiviranjem signala ZAVRENO. Kod razliitih procesora ovaj signal ima
razliit naziv (Done, Acknowledge, Ready, Accept, Wait )
Procesor prebacuje podatak s data sabirnice u meuspremnik MAD. Ovime
zavrava operacija itanja.

ARHITEKTURA RAUNARA 7 Operacije s memorijom itanje (read)
hijerarhijska organizacija memorije
3. april 2014
ARHITEKTU
RA
RAUNARA
8
Operacije
s
memorijo
m
pisanje
(write)
Na
adresnu
sabirnicu
se
postavlja
adresa
lokacije u
koju se
upisuje
podatak (iz
M
A
R
s
p
r
e
m
n
ik
a
)
N
a
p
o
d
a
t
k
o
vnu
sabirnicu
se upisuje
podatak (iz
MAD spre-
mnika)
Upravlja
ki signal
(signali):Pi
i (Write) i
po potrebi
sinhro-
nizacijski
signal
(npr.
ZAHTJEV)
Memorijs
ki sustav
dojavljuje
zavretak
upisa
podatka u
m
e
-
m
o
ri
j
u
p
o
s
t
a
vl
ja
n
je
m

u
p
r
avljakog
signala
ZAVREN
O.
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
9
Operacije
s
memorijo
m
pisanje
(write)
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
10
Parametri
m
e
m
o
ri
j
s
k
o
g
s
i
s
t
e
m
a
V
ri
je
me
pristupa
ta (access
time)
vremenski
interval od
poetka
memorijske
operacije
(itanja ili
pisanja) do
postavljanja
signala od
strane
memorijsko
g sustava
da je
operacija
uspjeno
okonana
Vrijeme
memorijsk
o
g
ci
kl
u
s
a
tc
(
c
y
cl
e
ti
m
e
)
vr
e
m
e
nski interval
od poetka
prve do
poetka
sljedee
memorijske
operacije
Kod nekih
memorijskih
sistema ne
pristupa se
pojedinani
m rijeima
nego
blokovima
od k rijei
(block
size).
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
11
Parametri
memorijs
kog
sistema
Kod takvih
memorijskih
sistema
definie se:
Latentnos
t tl
(latency)
vrijeme
potrebno da
se pristupi
prvoj rijei
bloka
Brzina
prijenosa -
(
b
a
n
d
w
it
h
)
b
rz
in
a
k
oj
o
m
s
e
p
r
enose rijei
bloka
nakon to
se pristupilo
prvoj rijei
bloka
Vrijeme
dohvata
cijelog
bloka -
tbl= tl+
k/
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
12
Hijerarhij
ska
organizac
ija
memorije
Spremnici
opte
namjene su
prvi
memorijski
nivoi
Sljedea je
RAM.
Dananji
raunarski
sistemi
koriste dva
ili vie
ni
v
o
a
R
A
M
-
a,
p
rv
i
ni
v
o
je
b
r
zi
R
A
M
manjeg
kapaciteta
ali vee
cijene, a
drugi
sporiji
RAM veeg
kapaciteta.
Trei
memorijski
nivo je
magnetski
disk, a
slijedi ga
magnetska
traka kao
sekvencijal
ni medij za
pohranu
podataka
koji se
obino
d
a
n
a
s
k
o
ri
st
i
z
a
si
g
u
r
n
o
s
n
u
p
ohranu
podataka
(backup)
Prema
konvencija
ma brza
memorija
se naziva
primarna
memorija,
diskovi se
nazivaju
sekundarn
a, a
magnetske
trake
tercijarna
memorija.
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
m
e
m
or
ije
,
R
A
M
i
R
O
M,
hi
je
ra
rh
ijs
ka
or
g
a
ni
za
cij
a
m
e
m
orije 3. april
2014
ARHITEKTU
RA
RAUNARA
13
Hijerarhij
ska
organizac
ija
memorije
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
3. april 2014
ARHITEKTU
RA
RAUNARA
14 RAM i
ROM
memorija
RAM
Random
Access
Memory
RAM je
upisno
ispisna
memorija,
privremena
memorija,
nepo-
stojana
memorija
(iskljuivanj
em
n
a
p
aj
a
nj
a
n
e
st
aj
e
i
s
a
d
r
aj
m
e
-
m
orije engl.
Volatile)
RADNA
MEMORIJ
A
omoguava
izvravanje
programa ili
trenutnu
pohranu
rezultata
njihovog
rada. Da bi
se program
mogao
izvriti on
se u radnu
memoriju
"prepisuje"
iz trajne
memorije
(npr. tvrdi
di
s
k)
k
a
k
o
s
e
m
ij
e
nj
aj
u
z
a
d
a
e,
tako e se
mijenjati i
uitani
programi u
radnoj
memoriji
ROM
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
or
g
a
ni
za
cij
a
m
e
m
or
ije
3. april 2014
ARHITEKTU
RA
RAUNARA
15 RAM i
ROM
memorija
ROM
Read
Only
Memory
ROM je
preprogram
irana
poluvodika
memorija iz
koje se
moe samo
itati (Read
Only
Memory)
ROM mali
dio
me
mo
rije
koj
i je
ne
pro
mj
enj
ivo
g
sa
dr
aja
i
koj
i
kor
isti
mi
kro
procesor
prilikom
ukljuivanja
raunara da
bi ispravno
podesio
poetne
parametre
Dio
operaciono
g sistema
upisan je u
neizbrisivoj
memoriji
(ROM-u), a
ostatak u
RAM-u.
Ovakvo
rjeenje
osigurava
veu
fleksibilnost
ra
un
ars
ko
g
sis
te
ma
na
na
in
da
se
os
no
vni
op
era
cio
ni
sis
te
m nalazi u
ROM-u, a u
RAM-u sve
to je
podlono
promjenam
a sistema
(pogonski
programi za
tastaturu,
mia,
disketnu
jedinicu,
magnetski
disk, optiki
disk, ...)
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hije
rar
hijs
ka
org
ani
zaci
ja
me
mor
ije
3.
apr
il
20
14
AR
HIT
EK
TU
RA
RA
U
NA
RA
16 RAM
memorija:
SDRAM,
DDR I,
DDR II, ...
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
17 Vrste
ROM
memorija
PROM
(Pr
og
ra
ma
ble
R
O
M)
skl
op
ovi
koj
i
im
aju
ist
e
kar
akt
eri
sti
ke kao i
ROM, ali ih
korisnik
moe sam
programirati
. Koristei
poseban
ureaj za
programira
nje (PROM
programat
or) korisnik
proizvoljno
pregara
(burn,
blow)
pojedine
spojeve
kako bi
ostvario
eljeno
funkcionaln
o
dje
lov
anj
e
skl
op
a.
Je
dn
om
pro
gra
mir
ani
PR
O
M
nij
e
mo
gu
e vie
preprogram
irati.
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
18 Vrste
ROM
memorija
Vrste
PROM-ova
kod kojih se
upisane
veze mogu
izbrisati:
EPROM
(Erasable
PROM)
brisanje
pomou
izlaganja
ultra-
ljubiastom
ili
rendgensko
m
zra
e
nju
E2
PR
O
M
(El
ect
ric
all
y
Er
as
abl
e
PR
O
M)

bri
sanje
elektrinim
putem
FLASHRO
M-Memorije
koje se
mogu
reprogramir
ati za to
posebno
napisanim
programom
. Danas se
vrlo esto
koriste kako
bi se
omoguilo
da se u
ureaje
ugradi
poboljana
verzija
pro
gra
ms
ke
pot
por
e
npr
.
za
BI
OS
,
m
od
em
e i
sl.
Pro
jekt
ova
nje
me
mor
ijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije 3.
april 2014
ARHITEKTU
RA
RAUNARA
19
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
Hijerarhij
ska
struktura
memorije
Mije
"podreena
" memoriji
Mi-1
Procesor
komunicira
s
prv
im
la
no
m
hij
era
rhij
e
(M
1)
3.
apr
il
20
14
AR
HIT
EK
TU
RA
RA
U
NARA 20
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
Hijerarhij
ska
struktura
memorije
3. april 2014
ARHITEKTU
RA
RAUNARA
21
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
Hijerarhij
ska
struktura
memorije
Hijerarhijs
ki koncept
memorije
podrazumij
eva: Nivo
br
ze
me
m
ori
je
(ca
ch
e)

koj
oj
pr
oc
es
or
pri
st
up
a u
jed
no
m taktu
Nivo
sporije
memorije
koja je
znatno
veeg
kapaciteta.
Procesor
pristupa
informacija
ma,
naredbama
i
podacima,
koje su
samo u
brzoj
memoriji.
Ukoliko
informacija
nije u brzoj
me
m
ori
ji,
po
tre
bn
o
ju
je
pr
eb
aci
ti
iz
sp
ori
je
u
br
zu
me
moriju.
3. april 2014
ARHITEKTU
RA
RAUNARA
22
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
Hijerarhij
ska
struktura
memorije
Da bi se
program
mogao
izvoditi na
raunaru
m
or
a
bit
i u
gla
vn
oj
me
m
ori
ji
Ide
aln
o bi
bilo
kad
bi
pro
gra
m i
po
dac
i u
cijelosti bili
pohranjeni u
glavnoj
memoriji.
Ovo nije
mogue zato
to glavna
memorija
obino nije
dovoljno
velika da
pohrani sve
potrebne
programe i
podatke.
Takoer,
glavna
memorija
gubi svoj
sadraj
nestankom
napajanja.
Raunarsk
i sistemi
osim
gla
vn
e
(pr
im
ar
ne
)
me
m
ori
je
im
aju
i
se
ku
nd
ar
nu
me
m
oriju
Osnovna
zadaa
sekundarne
memorije je
da stalno
pohranjuje
velike
koliine
podataka.
Tako je
uobiajeno
da se
programi i
podaci
skladite u
sekundarnoj
memoriji
(magnetski
diskovi,
optiki
diskovi ...), a
upisuju u
radnu
memoriju
kad
a ih
je
pot
reb
no
obr
ai
vati
. 3.
apr
il
20
14
AR
HIT
EK
TU
RA
RA
U
NA
RA
23 Projektovanje memorijskog sistema, organizacija i veliina glavne memorije, RAM i ROM,
hijerarhijska organizacija memorije
Fiziki i logiki adresni prostor Skup stvarnih, fizikih memorijskih
lokacija glavne memorije oblikuje fiziku memoriju. Fizika memorija
memorija prikljuena na sabirnicu procesora (odno-sno raunara). Skup
adresa koje su jednoznano dodijeljene tim memorijskim (fizikim) lokacijama
predstavlja fiziki adresni prostor. Adresa koju upotrebljava programer ili
koju generie program ili proces (dretva, nit) kao najmanja programska jedinica
naziva se logika adresa. Logika adresa je adresa koju generie procesor.
Logiki adresni prostor je skup logikih adresa. 3. april 2014 ARHITEKTURA
RAUNARA 24 Projektovanje memorijskog sistema, organizacija i veliina glavne memorije,
RAM i ROM, hijerarhijska organizacija memorije
Fiziki i logiki adresni prostor Adresni prostor koji koristi program prije
punjenja u memoriju naziva se logiki adresni prostor koji za vrijeme
izvoenja (nakon punjenja u memoriju) prelazi u fiziki adresni prostor.
Funkciju preslikavanja iz logikog u fiziki adresni prostor realizuje zasebno
sklopovlje nazvano sklop za upravljanje memorijom (memory
management unit)
3. april 2014 ARHITEKTURA RAUNARA 25 Projektovanje memorijskog sistema,
organizacija i veliina glavne memorije, RAM i ROM, hijerarhijska organizacija memorije
Virtualna memorija Memorijski sistem obavlja translaciju programskog
adresnog prostora (virtualnih adresa) u stvarne, fizike adrese. Virtualna
memorija je razdvajanje logikog adresnog prostora koji vidi korisnik od
fizikog adresnog prostora u kojem se program izvodi. Ovo razdvajanje
omoguava programeru da raspolae s neo-granienim logikim prostorom
iako se program stvarno izvodi u rela-tivno malom fizikom adresnom prostoru
3. april 2014
ARHITEKTU
RA
RAUNARA
26
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
Virtualna
memorija
Dijeljenje
logikog i
fizikog
adresnog
prostora
na
blokove!
Blo
ko
vi
=
ST
RA
NI
CE
(ak
o
su
vr
ste
du
in
e)
Blo
ko
vi
=
SEGMENTI
(ako su
promjenjive
duine) Kod
stranienja
(paging),
blokovi ne
mogu
poinjati na
proizvoljnim
adresnim
lokacijama
u primarnoj
memoriji,
dok je kod
segmentacij
e to
dozvoljeno
3. april 2014
ARHITEKTU
RA
RAUNARA
27
Projektovanje
memorijskog
sistema,
organizacija i
veliina
glavne
memorije,
RAM i ROM,
hijerarhijska
organizacija
memorije
Virtualna
memorija
adresno
preslikav
anje 3.
april 2014
ARHITEKTU
RA
RAUNARA
28
Projektovanje
memorijskog
sistema,
organizacija i
veli
in
a
gla
vne
me
mor
ije,
RA
M i
RO
M,
hije
rar
hijs
ka
org
ani
zaci
ja
me
mor
ije
Lo
ka
lit
et
Princip lokaliteta (principle of locality) injenica da program u nekom
vremenskom intervalu pristupa relativno uskom memo-rijskom podruju.
Ovo nije teoretska postavka ve injenica koju su uoili inenjeri i programeri
tokom posmatranja izvoenja stvarnih programa.
Prostorni lokalitet (spatial) podrazumijeva da ukoliko se u jednom trenutku
pristupilo jednoj memorijskoj lokaciji da je velika vjerojatnost da se u sljedeim
trenucima pristupa njoj susjednim lokacijama. 3. april 2014
ARHITEKTURA RAUNARA 29 Projektovanje memorijskog sistema, organizacija i veliina
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije Lokalitet Vremenski
lokalitet (temporal) je posljedica injenice da ukoliko se pristupi jednoj
memorijskoj lokaciji da je velika vjerojatnost ponovnog pristupa istoj lokaciji
unutar kratkog vremenskog intervala. Uz pojam lokaliteta vezuje se radni
skup memorijskih lokacija (working set of memory locations) koji se
odnosi na skup memo-rijskih lokacija kojima se pristupa u odreenom
vremenskom inter-valu. Kod veine programa radni skup memorijskih
lokacija se relativno sporo mijenja s vremenom 3. april 2014
hijerarhijska organizacija memorije Brza memorija (cache) Rad brze memorije
transparentan je programeru. Program generie efektivnu adresu te definie
operaciju (itanje ili pisanje). Memorijski sistem mora realizovati ovu
operaciju nezavisno da li je informacija u primarnoj ili samo u sekundarnoj
memoriji. Izmeu procesora i primarne memorije prenose se rijei dok se iz-
meu primarne i sekundarne memorije prenose linije (blokovi) rijei. 3. april
2014 ARHITEKTURA RAUNARA 31
hijerarhijska organizacija memorije Brza memorija (cache)
Funkcije preslikavanja (Mapping function) izmeu razliitih memo-rijskih
razina 3. april 2014 ARHITEKTURA RAUNARA 32 Projektovanje memorijskog
sistema, organizacija i veliina glavne memorije, RAM i ROM, hijerarhijska organizacija
memorije Funkcije preslikavanja
Funkcije preslikavanja su odgovorne za funkcioniranje vie-nivoa memorije.
Zbog brzine rada ove funkcije su sklopovski realizovane i odreuju sljedee:
Strategiju unosa linije
gdje u brzu memoriju pohraniti liniju iz glavne memorije
Strategiju zamjene
koju liniju iz brze memorije zamijeniti ako adresirana linija nije u brzoj
memoriji (cache miss)
Strategiju itanja i pisanja
kako izvoditi operacije itanja i pisanja ukoliko je linija u brzoj memoriji
(cache hit) ili nije u njoj (cache miss) 3. april 2014
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije Funkcije
preslikavanja Tri razliite funkcije preslikavanja:
Potpuno asocijativno preslikavanje (Associative)
Direktno preslikavanje (Direct)
Asocijativno preslikavanje po skupinama blokova (Block-Set-
Associative)
3. april 2014
hijerarhijska organizacija memorije Asocijativno preslikavanje Kod asocijativnog
preslikavanja svaka linija iz glavne memorije moe se smjestiti bilo gdje u brzoj memoriji.
Nakon to se unese u brzu memoriju linija je jedinstveno identifikovana brojem linije ili
znakom (tag) koji se upisuje u posebni dio brze memorije direktorij blokova (tag
memory). Uz direktorij linija uvode se i bitovi valjanosti (valid bit) koji oznaavaju da li je
dana linija vaea ili ne. 3. april 2014 ARHITEKTURA RAUNARA 35
hijerarhijska organizacija memorije Direktno mapirana brza memorija(Direct-
Mapped Cache)
Za razliku od asocijativne memorije gdje se memorijska linija mogla upisati na
proizvoljno mjesto u brzoj memoriji, kod direktno mapirane brze memorije linija se moe
nalaziti samo na odreenom mjestu u brzoj memoriji 3. april 2014 ARHITEKTURA
RAM i ROM, hijerarhijska organizacija memorije Direktno mapirana brza
memorija(Direct-Mapped Cache)

Glavna memorija je podijeljena na 8191 linija s 8 okteta.
Blokovi su postavljeni u 256 redova s 32 linija.
Brza memorija ima 256 linija (koliko ima redova glavne memorije) te se u
brzu memoriju prebacuje samo po jedna linija iz svakog pojedinog reda iz
glavne memorije.
U direktorij linija upisuje se broj stupca u kojem je linija pohranjena u glavnoj
memoriji a koji je upisan u brzoj memoriji.Tako bitovi 3 10 memorijske adrese
(8 bita) odreuje koji se red adresira, bitovi 11 15 stupac u kojem je
memorijska linija (5 bita), a bitovi 0 2 (3 bita) oktet unutar linije.
3. april 2014
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije Memorijske linije
asocijativno preslikane po skupinama (Block-Set-Associative
Caches) Asocijativno preslikavanje unutar skupina linija je kombinacija dviju
prethodno opisanih metoda. Direktorij linija kod direktno pres-likane memorije se
proiruje do-datnim stupcima Ukoliko se proiri na dva stupca naziva se dvostruka (s
etiri stupca etverostruka...) brza me-morija s linijama asocijativno pres-likanim po
skupinama (Two-Way Block-Set-Associative Caches, Four-Way ...) 3. april 2014
hijerarhijska organizacija memorije Memorijske linije asocijativno preslikane
po skupinama (Block-Set-Associative Caches) Glavna memorija je
podijeljena na retke i stupce po linijama (kao i kod direktnog preslikavanja). Direktorij
linija, kao i brza memorija su proireni na dva stupca. U svaki od redaka brze memorije
moe se upisati do dvije linije iz odgovarajueg retka glavne memorije. Brojevi upisanih
linija upisuju se u pripadajui redak i stupac direktorija linija. Memorijska adresa je
podijeljena na isti nain kao i kod direktno preslikane memorije: prva tri bita odreuju
rije unutar linije, sljedeih osam bita odreuje redak u kojem se linija nalazi,
preostalih pet bita odreuju stupac linije u glavnoj memoriji. 3. april 2014
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije Memorijske linije
asocijativno preslikane po skupinama (Block-Set-Associative
Caches)
Kod pretraivanja direktorija brze memorije osam bitova (310) direktno selektiraju redak
direktorija dok se mogua dva polja asocijativno pretrauju usporeujui se s pet bita
najveeg znaenja memorijske adrese. 3. april 2014 ARHITEKTURA RAUNARA 40
hijerarhijska organizacija memorije Jedinstvena brza interna memorija za
naredbe i podatke Veina savremenih procesora ima jedinstvenu internu
brzu memoriju za naredbe i podatke. Jedinica za preddohvat naredbi preko
interne brze memorije pristupa naredbama, a jedinica za obradu cjelobrojnih ili
brojeva s pominim zarezom pristupa operandima i pohranjuje rezultate u
internu brzu memoriju. U sluaju kada se bilo linija naredbi ili linija podataka ne
nalaze u internoj brzoj memoriji potrebno ga je unijeti iz glavne memorije. 3.
april 2014
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije Jedinstvena brza
interna memorija za naredbe i podatke Nedostaci: Poto brzoj internoj
memoriji pristupa vie razliitih jedinica procesora oteana je realizacija
njihovog paralelnog rada. Npr. jedinica za obradu cjelobrojnih brojeva dohvata
operande, jedinica za preddohvat mora ekati. Ovako se usporuje cjelokupni
rad sistema Takoer, npr. u sluaju promaaja podataka moe se iz brze
memorije izbaciti jedna linija naredbi kako bi se napravilo mjesto za novu liniju
podataka. Na taj nain je memorija nejednoliko dodijeljena naredbama i
podacima. 3. april 2014 ARHITEKTURA RAUNARA 42
hijerarhijska organizacija memorije Posebna brza interna memorija za
naredbe, a posebna za podatke Nedostaci jedinstvene interne brze
memorije mogu se rijeiti upotrebom posebne interne brze memorije u koju su
upisane naredbe (program), a posebne za podatke. Ovakvom arhitekturom
jedinica za preddohvat naredbi i jedinica za obradu istovremeno mogu
pristupati informacijama. Primjeri: Intel 486 ima jedinstvenu internu
etverostruku brzu memoriju s linijama asocijativno preslikanim po skupinama
kapaciteta 8 k okteta. Intel Pentium ima podijeljenu internu dvostruku brzu
memoriju s linijama asocijativno preslikanim po skupinama kapaciteta 8 k
okteta za naredbe i 8 k okteta za podatke. 3. april 2014 ARHITEKTURA
RAM i ROM, hijerarhijska organizacija memorije Posebna brza interna memorija
za naredbe, a posebna za podatke
Vanjska brza memorija (External, Level Two Cache L2) Interna
brza memorija (L1) ima znaajan uinak na karakteristike sistema, ali zbog
relativno malog kapaciteta uestali pristupi glavnoj memoriji ponovo su
ograniavajui faktor u radu sustava. Da bi poboljali karakteristike sistema
projektanti ubacuju jo jednu razinu brze memorije (L2) koja je smjetena
izmeu procesora (njegove interne brze memorije) i glavne memorije. 3.
april 2014 ARHITEKTURA RAUNARA
hijerarhijska organizacija memorije Vanjska brza memorija (External, Level
Two Cache L2) Ova memorija je statika (SRAM), i moe raditi
maksimalnom frekvencijom kojom procesor pristupa vanjskim sklopovima.
Obino eksterna brza memorija radi bez umetnutih stanja ekanja (zero wait
state). To je sporije nego pristup internoj brzoj memoriji, ali je znatno bre nego
pristup glavnoj memoriji. Eksterna brza memorija ima funkciju provjere da li
je informacija kojoj se pristupa upisana u njoj, kao i nain prenosa bloka
informacija iz glavne memorije i u glavnu memoriju. 3. april 2014
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije
Paralelni i serijski spoj eksterne brze memorije Paralelni spoj
eksterne brze memorije (Look-Aside Cache) Serijski spoj eksterne brze
memorije (Look-Through Cache) 3. april 2014 ARHITEKTURA RAUNARA 47
hijerarhijska organizacija memorije Paralelni spoj eksterne brze memorije
(Look-Aside Cache) Brza memorija smjetena je paralelno procesorskoj
vanjskoj sabirnici i prati aktivnosti procesora. Kada procesor pristupa
vanjskoj memoriji (promaaj u brzoj unutarnjoj memoriji) vanjska brza
memorija provjerava da li je tra-ena informacija pohranjena u njoj ili ne. Ako
jeste prebacuje se linija iz eksterne u internu brzu memoriju. U sluaju
promaaja linija se prebacuje iz glavne memorije to rezultira usporenjem rada
sustava. Paralelno kako se prebacuju informacije u internu brzu memoriju iste
se upisuju u eksternu brzu memoriju i aurira se njen direktorij.
Paralelni spoj eksterne brze memorije (Look-Aside Cache) Na prvi
pogled izgleda da je L2 brza memorija nepotrebna jer se identini sadraj
nalazi i u L1 brzoj memoriji. Treba naglasiti da je: L2 brza memorija znatno
veeg kapaciteta od L1 memorije Nedostatak: Nedostatak paralelnog spoja
eksterne brze memorije i glavne memorije je u tome to se svaki pristup
vanjskoj memoriji (L2 brzoj memoriji i glavnoj memoriji) odvija preko iste
sabirnice. Ovo je neprikladno u vieprocesorskim sistemima ili u sistemima s
inteligentnim sklopom za upravljanje sabirnicom kada ovo rjeenje umanjuje
iskoristivost procesorske sabirnice. 3. april 2014 ARHITEKTURA RAUNARA
hijerarhijska organizacija memorije Serijski spoj eksterne brze memorije
(Look-Through Cache) Za razliku od paralelnog spoja u serijskom spoju je
eksterna brza me-morija smjetena izmeu procesora i radne memorije.
Ukoliko je traena informacija (koja nije pohranjena u internoj brzoj memoriji)
upisana u eksternoj brzoj memoriji linija se maksimalnom brzinom
prebacuje u internu brzu memoriju. U ovom sluaju nema nikakvih aktivnosti
na sabirnici glavne memorije i ona je dostupna ostalim procesorima ili
ureajima. 3. april 2014 ARHITEKTURA RAUNARA 50 Projektovanje memorijskog
sistema, organizacija i veliina glavne memorije, RAM i ROM, hijerarhijska organizacija
memorije
Serijski spoj eksterne brze memorije
(Look-Through Cache) U sluaju promaaja (informacija nije pohranjena
u eksternoj brzoj memoriji, ali je u glavnoj memoriji) linija se prvo preko
sistemske sabirnice iz glavne memorije prebacuje u L2 brzu memoriju i
istovremeno kroz nju prosljeuje internoj brzoj memoriji. Nedostatak:
Nedostatak ovakvog rjeenja je unoenje dodatnog kanjenja koje je
posljedica ispitivanja da li je potrebna informacija u L2 brzoj memoriji.
Vieprocesorskim sistemima, gdje svaki procesor ima vlastitu L1 i L2 brzu
memoriju, oslobaanje sistemske sabirnice od nepotrebnih operacija
znaajno pridonosi poveanju sveukupnih performansi sistema 3. april 2014
glavne memorije, RAM i ROM, hijerarhijska organizacija memorije Pentium
hijerarhijski nivoi memorije 3. april 2014
ARHITEKTURA RAUNARA 52 HVALA NA
PANJI! Projektovanje memorijskog sistema, organizacija i veliina glavne
memorije, RAM i ROM, hijerarhijska organizacija memorije
3. april 2014
ARHITEKTURA RAUNARA
1
ARHITEKTURA RAUNARA
Predavanje-12
3. april 2014
ARHITEKTURA RAUNARA
2
Memorije
Izvedbe memorijskih sklopova, PROM, EPROM, statiki RAM, dinamiki RAM,
memorijski moduli, brza (cash) memorija, upis u brzu memoriju
ta je memorija?
emu slui?
Elektronski sklop koji uva osam binarnih cifara nazivamo
osmobitni registar.
Organizacijom vie registara dobijamo elektronski sklop koji
nazivamo memorija.
Svrha memorije jeste da uva podatke koje u nju upisujemo, da
bismo ih kasnije, kada se za tim pojavi po-treba, mogli isitati.
3. april 2014
ARHITEKTURA RAUNARA
3
Memorije
ta je memorija?
emu slui?
Memorija slui za UVANJE podataka u raunaru.
U PC raunaru postoji vie vrsta memorije.
One se razlikuju po obliku, osobinama i funkciji u raunaru.
3. april 2014
ARHITEKTURA RAUNARA
4
Vrste Memorije
Prema mjestu na kome se nalaze memorije se dijele na:
1.UNUTRANJE memorije (u obliku IPA)
2.SPOLJNE memorije (u obliku DISKA)
3. april 2014
ARHITEKTURA RAUNARA
5
Vrste Memorije
3. april 2014
ARHITEKTURA RAUNARA
6
Unutranje memorije
Ove memorije se nalaze u centralnoj jedinici. Naprav-ljene su u
obliku IPA.
Imaju sljedee osobine:
1.Brze su (brzo upisuju i itaju podatke)
2.Malog su kapaciteta
3.Njihov sadraj se brie po iskljuenju raunara
Zato ove memorije uvaju programe i podatke samo dok korisnik
radi sa njima
3. april 2014
ARHITEKTURA RAUNARA
7
ROM memorija
ROM (Read Only Memory) je memorija koja se moe samo itati.
To je jedan ip na matinoj ploi.
Sadri program (BIOS) koji se automatski pokree im se ukljui
raunar.
On testira ureaje raunara da li su ispravni i pravilno povezani.
Ako neto nije u redu on prijavljuje greku (kao zvuni signal ili
poruka na ekranu).
Njen sadraj se ne gubi po iskljuenju raunara.
3. april 2014
ARHITEKTURA RAUNARA
8
ROM memorija
ROM (Read Only Memory)
3. april 2014
ARHITEKTURA RAUNARA
9
ROM memorija
Kada je u pitanju ROM memorija moemo pratiti sledei razvoj:
ROM, Podaci mogu samo da se itaju pa otuda i ime Read Only
Memory
PROM, (Programmable ROM) koji dolazi neprogramiran) Podaci
se u njega upisuju programatorom koji puta struju na ulazne
pinove ipa. Kada se PROM jednom programira, njegov sadraj je
nemogue izmeniti.
3. april 2014
ARHITEKTURA RAUNARA
10
ROM memorija
EPROM, Sadraj EPROM-a (Erasable and Programmable ROM)
upisuje se na isti nain kao PROM, ali ga je mogue brisati i ponovo
upisati neogranien broj puta. EPROM se brie osvetljavanjem
povrine ipa UV svetlou kroz stakleni prozori.
3. april 2014
ARHITEKTURA RAUNARA
11
ROM memorija
EEPROM. EEPROM memorija se koristi, u dananje vreme, u
matinim ploama sa uvanje BIOS-a
EEPROM (Electrically Erasable Programmable ROM) se brie
pomou softvera
Sporiji je od RAM-a ali je skuplji
3. april 2014
ARHITEKTURA RAUNARA
12
ROM memorija
Flash memorija je veoma slina EEPROM-u, samo to je bra
prilikom pristupanja i jeftinija.
Razlika je u tome to flash memorija radi sa sektorima, a ne
bajtovima, zbog ega je i bra
3. april 2014
ARHITEKTURA RAUNARA
13
RAM Radna memorije
RAM memorija uva program sa kojim korisnik trenu-tno radi.
Skraenica od Random Access Memory znai da se podacima pohranjenim
u memoriji moe pristupati nasumino. Da ne bude zabune, i ROM
omoguava nasumino itanje podataka. Random Access Memory potie
iz vremena kada je bilo uobiajeno da se podaci iz memorije itaju
sekvencijalno pa je taj naziv ostao do danas iako to nije glavna
osobina ove memorije
3. april 2014
ARHITEKTURA RAUNARA
14
RAM Radna memorije
Osnovna razlika izmeu RAM-a i ROM-a je to se u RAM
neogranieno upisuje i brie, ponekad i nekoliko puta u sekundi, ali
je za uvanje podataka neophodna struja.
RAM memoriju dijelimo na:
Statika (SRAM) - uva podatke dokle god ip dobija struju
Dinamika (DRAM) - Podatke u DRAM-u potrebno osvje-avati i pored
toga to ip konstantno dobija struju
3. april 2014
ARHITEKTURA RAUNARA
15
RAM Radna memorije
3. april 2014
ARHITEKTURA RAUNARA
16
RAM Radna memorije
Statike RAM memorije (SRAM) je obino bra i skuplja od DRAM
memorije.
Manjeg je kapaciteta od dinamike memorije i ima potpuno drugaije
namjene, jer se podaci u njoj ne moraju osvjeavati.
Gotovo nikada nisu organizovane kao moduli, ve se prave i koriste kao
pojedinani ipovi, a veoma esto ih ni ne moemo vidjeti.
Primjenjuju se kao bafer (buffer) ili ke (cache) memorija u gotovo svim
modernim raunarskim komponentama.
Na primjer moemo ih nai u procesorima kao level 1 i level 2 ke ili kao
registre, u hard diskovima i DVD pisaima kao ke memoriju, u tastaturi i
tampaima kao bafer memoriju itd.
3. april 2014
ARHITEKTURA RAUNARA
17
RAM Radna memorije
Dinamike RAM memorije (DRAM) razvijene su zbog zahtjeva modernih
raunara za memorijama to veeg kapaciteta.
U njima se svaki bit uva u pojedinanom kondenzatoru.
Zbog izrazito malih dimenzija kondenzatora podatke upisane u njima sama
memorija mora da periodino osvjeava (refresh), jer bi u protivnom elektricitet
(preciznije: napon) na kraju opao do veoma niskog nivoa tako da bi podaci bili
izgubljeni.
Osvjeavanje memorije nije nita drugo do isitavanje podataka iz svake
memorijske elije i ponovno upisivanje tih istih podataka u te elije.
3. april 2014
ARHITEKTURA RAUNARA
18
RAM Radna memorije
Memorija se razlikuje po izgledu i tipu tehnologije.
Kada se izgled, to jest tzv. faktor oblika (form factor) uzima u obzir, gledaju
se dimenzije memorijskog modula i broj i raspored kontakata (pinova)
Osnovni faktori oblika memorijskih modula su
SIMM,
DIMM,
SO-DIMM,
RIMM i
SO-RIMM.
3. april 2014
ARHITEKTURA RAUNARA
19
RAM Radna memorije
Razlikovanje memorijskih modula po upotrebljenoj tehnologiji znatno je
komplikovanije jer potpuno razliiti tipovi memorije mogu koristiti isti faktor
oblika.
Glavne tehnologije u upotrebi kod memorija su:
FPM,
EDO,
SDRAM,
DDR SDRAM,
DDR2 SDRAM i
Direct Rambus.
RAM Radna memorije
SIMM
Prvi memorijski moduli koji su se masovno proizvodili bili su 30-pinski SIMM-ovi (Single Inline
Memory Module) koji su radili na 5 V.
Mogli su da budu bez pariteta (tada su imali dva ili osam ipova po SIMM-u) ili sa paritetom
(imali su tri ili devet ipova po SIMM-u).
Pravili su se sa kapacitetima izmeu 256 KB i 8 MB i morali su da se instaliraju u paru.
Podatke su prenosili osmobitno i korieni su u 286, 386 i ranim 486 i Appleovim
raunarima.
SIMM 30 pin
Izvedbe memorijskih sklopova, PROM, EPROM, statiki
RAM, dinamiki RAM, memorijski moduli, brza (cash)
memorija, upis u brzu memoriju
RAM Radna memorije
SIMM
Vrlo brzo u upotrebu su uli 72-pinski moduli.
Mogli su da budu bez pariteta ili sa njim i dolazili su sa kapacitetima od 4 MB, 8 MB, 16 MB i
32 MB.
Proizvodili su se za dve voltae, od 5 i 3,3 V.
Ovi moduli su bili 32-bitni i korieni su u kasnijim 486 i ranim Pentium raunarima, kao i u
kasnijim modelima Appleovih raunara.
Kod veine 486 ploa bilo je mogue staviti jedan 72-pinski SIMM, dok su Pentium i
PowerMac zahtijevali SIMM-ove u paru.
SIMM 72 pin (EDO)
RAM Radna memorije
SIMM
Kako je rasla potreba za veom koliinom radne memorije, a raspoloiv prostor na matinoj
ploi se smanjivao, tako se javilo DIMM (Dual In-line Memory Module) rjeenje.
Radi se o modulima koji imaju odvojene pinove s obe strane memorijske ploe, a njihov broj
moe biti 100, 168 ili 184 (i SIMM-ovi imaju pinove s obe strane ploe, ali su odgovarajui
pinovi meusobno spojeni).
U tampaima se koriste stopinski DIMM-ovi, a kapacitet im se kree izmeu 16 i 128 MB.
Podatke prenose 64-bitno, a postoje u varijantama FPM i EDO, kao i SDRAM.
DIMM 100 pin
RAM Radna memorije
SIMM
Najrasprostranjeniji su 168-pinski moduli. Kao FPM i EDO moduli rade na naponima od 3,3 i
5 V, a kao SDRAM na 5 V.
Podatke prenose 64-bitno i dolaze u kapacitetima od 16, 32, 64, 128, 256, 512 MB i 1 GB.
Imaju dva zareza na osnovi koja ide u memorijski slot.
DIMM moduli sa 184 pina su po dimenzijama identini 168-pinskim.
Kako bi se izbeglo ubacivanje u pogrean slot, imaju samo jedan zarez na osnovi.
Rade na 2,5 V i podatke prenose 64-bitno. Ovaj oblik modula koriste DDR SDRAM
memorije.
DIMM 100 pin
3. april 2014
ARHITEKTURA RAUNARA
24
RAM Radna memorije
FPM DRAM
FPM (Fast Page Mode) bio je uobiajeni standard za DRAM. Memorijske elije u ipu su
organizovane po redovima (rows ili pages). Svaka elija ima svoju adresu sainjenu od rednog broja
reda i rednog broja u okviru reda. FPM ubrzava pristup memoriji tako to je dovoljno samo jednom
navesti broj reda za oitavanje razliitih elija u okviru istog reda, a ne svaki put kompletnu adresu
elije.
3. april 2014
ARHITEKTURA RAUNARA
25
RAM Radna memorije
EDO DRAM
EDO (Extended Data Out) bio je sljedea inovacija u memorijskim tehnologijama koja je koriena u
konfiguracijama bez pariteta, od Pentiuma nadalje. EDO je slian FPM-u, ali je dodatno ubrzavao
uzastopna itanja memorijskih elija tako da je pruao ubrzanja od 10 do 15 odsto u odnosu na FPM
RAM Radna memorije
SDRAM
SDRAM (Synchronous DRAM) koristi takt magistrale kako bi sinhronizovao ulaz i izlaz
signala koji je opet sinhronizovan s taktom procesora.
Na taj nain procesor zna kada e podaci biti dostupni i moe da se bavi neim drugim do
tog trenutka.
Ova tehnologija je znatno bra od FPM i EDO DRAM-ova.
SDRAM se vezuje za takt pa u oznaci ima i vrijednost brzine magistrale u megahercima (na
primer, PC66 SDRAM). PC100, PC133 i PC150 SDRAM-ovi ispunjavaju Intelovu
specifikaciju za proizvodnju memorijskih ipova koji rade sa ip-setom i 440BX koji je radio
na 100/133 MHz.
DIMM 168 pin (SDRAM)
RAM Radna memorije
SDRAM
SDRAM (Synchronous DRAM) koristi takt magistrale kako bi sinhronizovao ulaz i izlaz
signala koji je opet sinhronizovan s taktom procesora.
Na taj nain procesor zna kada e podaci biti dostupni i moe da se bavi neim drugim do
tog trenutka.
Ova tehnologija je znatno bra od FPM i EDO DRAM-ova.
SDRAM se vezuje za takt pa u oznaci ima i vrijednost brzine magistrale u megahercima (na
primer, PC66 SDRAM). PC100, PC133 i PC150 SDRAM-ovi ispunjavaju Intelovu
specifikaciju za proizvodnju memorijskih ipova koji rade sa ip-setom i 440BX koji je radio
na 100/133 MHz.
DIMM 168 pin (SDRAM)
RAM Radna memorije
DDR2 SDRAM
DDR2 je evolucija DDR memorije koja nudi vee brzine, vei protok i manju potronju i
zagrijevanje.
Nomenklatura je ista kao kod DDR-a, pa tako memorijski ip koji radi na ploi s magistralom
od 200 MHz ima brzinu 400 MHz i oznaku DDR2-400, a oznaka odgovarajueg modula je
PC2-3200.
DIMM 240 pin (DDR2)
RAM Radna memorije
SO DIMM
Small Outline DIMM Module je podvarijanta DIMM modula koja se ugrauje u prenosne
raunare.
Ovi moduli su malih dimenzija i imaju 72, 144 ili 200 pinova.
Oni sa 72 pina su kapaciteta 8, 16 i 32 MB i nueni su kao FPM i EDO moduli voltae 3,3 V.
Njihov protok je 32-bitni i ugraivani su u Pentium II laptope.
SODIMM 72 pin
RAM Radna memorije
SO DIMM
Oni sa 144 pina su korieni u PC66 i PC100 SDRAM laptopima i pruaju 64-bitni protok.
Kapacitet im je izmeu 16 MB i 256 MB po modulu.
SODIMM 200 pin (DDR)
Dvestapinski su najsavremeniji i u pitanju su DDR SO-DIMM, kao i DDR2 SO-DIMM moduli.
Razlika izmeu poslednja dva je u voltai na kojoj rade i u zarezu na osnovi.
SODIMM 144 pin
(SDRAM)
SODIMM 200 pin (DDR)
RAM Radna memorije
RIMM
RIMM (Rambus In-line Memory Module) jeste 184-pinski modul prekriven aluminijumskim
hladnjacima jer se ovaj tip memorije mnogo grije zbog velike brzine pristupa (600, 700, 800
MHz) i protoka od samo 16 bita.
Takoe, sami ipovi su prilino osjetljivi.
Ovi moduli rade na naponu od 2,5 V koji se interno sputa na 0,5 V kada god je mogue,
kako bi se smanjilo zagrijevanje.
Zarezi na osnovi sprjeavaju stavljanje RIMM modula u DDR slotove.
Na ovom faktoru oblika se nalaze samo Direct Rambus memorijski moduli.
RIMM
RAM Radna memorije
SO RIMM
Small Outline RIMM je isto to i SO-DIMM u odnosu na DIMM.
U pitanju je 160-pinski memorijski modul koji radi na 2,5 V i po izgledu podsjea na SODIMM,
osim to ima zareze na osnovi na razliitom mjestu i aluminijumske hladnjake preko
ipova.
SORIMM
3. april 2014
ARHITEKTURA RAUNARA
33
RAM Radna memorije
RDRAM
RDRAM (Rambus DRAM) ili Direct Rambus je inovativna tehnologija koja je bila neuporedivo bra od
konkurentskih kada se pojavila (300 odsto u poreenju sa tadanjom SDRAM tehnologijom). Ova
tehnologija se bazirala na 16-bitnom Direct Rambus kanalu koji je radio na taktu veem od
sistemskog (400 MHz). Direct Rambus memorije rade na taktu duplo brem od te magistrale, a u
imenu oznake se nalazi njihova brzina (recimo, PC800). Na taj nain je postizan protok od 1600 Mb/s
(to se moe uporeivati sa DDR memorijom).
3. april 2014
ARHITEKTURA RAUNARA
34
Cache memory
Cache memorija uva podatke koji se trenutno obrauju u
procesoru.
Nekada je ugraena u sam procesor, a nekada je poseban ip na
matinoj ploi
Slui da premosti razliku u brzini izmeu procesora i radne
memorije (procesor je mnogo bri)
Bra je od RAM memorije, ali manjeg kapaciteta (512 kB ili 1 MB)
Nakon iskljuenja raunara sadraj ovih memorija se brie.
3. april 2014
ARHITEKTURA RAUNARA
35
Cache memory
3. april 2014
ARHITEKTURA RAUNARA
36
Cache memory Na matinoj ploi
Procesor i memorija, Tipovi instrukcija, izvravanje instrukcija
3. april 2014
ARHITEKTURA RAUNARA
37
Kako se podaci upisuju u memoriju?
Memorijski ip sastoji se iz mnotva minijaturnih elija. Svaka elija je
malo elektronsko kolo koje moe imati dva stanja: 0 nema struje i 1
ima struje u el. Kolu Time se moe izraziti najprostija informacija tipa:
DA ili NE. Ta najmanja koliina informacije (koja se moe predstaviti
jednom mem. elijom) zove se BIT. BIT = BInary digiT = binarna cifra
(O, 1)
3. april 2014
ARHITEKTURA RAUNARA
38
TA JE BAJT?
Da bi se u memoriji predstavili brojevi, slova, boje i drugi podaci, vri
se grupisanje bitova u nizove od 8, 16, 32 ili 64 bita. Takav niz zove se
BAJT. Njime se moe u memoriji zapisati svaki broj ili slovo pomou
razliitih kombinacija 0 i 1.
3. april 2014
ARHITEKTURA RAUNARA
39
TA JE BAJT?
3. april 2014
ARHITEKTURA RAUNARA
40
VIE BAJTOVA INI PROCESORSKU RIJE
3. april 2014
ARHITEKTURA RAUNARA
41
Procesor i memorija, Tipovi instrukcija, izvravanje instrukcija
KAPACITET MEMORIJE
Mjeri se koliinom podatka koja se u memoriju moe upisati 1 B (bajt)
1 znak ili broj Jedinice mere za kapacitet memorije su: kB (kilobajt)
= 1024 B MB (megabajt) = 1024 KB GB (gigabajt) = 1024 MB TB
(terabajt) = 1024 GB
3. april 2014
ARHITEKTURA RAUNARA
42
KAPACITET RAMA 2n
Kapacitet RAM memorije moe biti samo vrijednost koja je stepen
broja 2: 27 = 2*2*2*2*2*2*2 = 128 MB 28 =
2*2*2*2*2*2*2*2 = 256 MB 29 = 2*2*2*2*2*2*2*2*2
= 512 MB 210 = 2*2*2*2*2*2*2*2*2*2 = 1024 MB
Manji kapaciteti od ovih se danas vie ne koriste
3. april 2014
ARHITEKTURA RAUNARA
43
KAPACITET MEMORIJE
U dananje vreme memorijski moduli koji se koriste u personalnim
raunarima su kapaciteta od 128MB do 4GB. Najpoznatije marke
memorijskih modula su Kingston i Transcend.
3. april 2014
ARHITEKTURA RAUNARA
44
HVALA NA PANJI!
memorijski moduli, brza (cash) memorija, upis u

3. april 2014
ARHITEKTU
RA
RAUNARA
1
ARHITEKTURA RAUNARA
Predavanje-13
3. april 2014
ARHITEKTU
RA
RAUNARA
2
U/I podsistem-U/I ureaji
U/I podsistemi, standardizacija U/I sklopova
Ulazni ureaji
Izlazni ureaji

3. april 2014
ARHITEKTU
RA
RAUNARA
3
U/I podsistem

3. april 2014
ARHITEKTU
RA
RAUNARA
4
Struktura U/I podsistema
Parametri koji se moraju razmotriti pri projektovanju U/I podistema:
Odabir podatakapodrazumijeva odabir U/I ureaja i odabir lokacije u ureaju
gdje su podaci pohranjeni.
Lokacija podatka u U/I ureaju odreena je adresom ureaja, a zatim adresom
podatka unutar ureaja koja moe biti relativno sloena (npr. kod magnetskog
diska lokaciju odreuje broj ploe (plate), cilindar na ploi (track), sektor na
cilindru te pomak od poetka sektora).
Prijenos podatakaodnosno koliina podataka koju je potrebno prenijeti, brzina
i smjer prenosa.

3. april 2014
ARHITEKTU
RA
RAUNARA
5
Struktura U/I podsistema
Koliina podataka koja se prenosi u jednom pristupu ovisi o U/I ureaju i moe
biti samo 1 bit npr. (kod pritiska tipke mia) pa sve do nekoliko kokteta (kod
magnetskih diskova).
Sinhronizacijapredaja podataka samo kada je U/I ureaj spreman prihvatiti
podatak, a prijem tek kada je podatak dostupan.
Dotok s i prikaz podataka na U/I ureaju sasvim je neovisan o sistemskom
taktu.
(Za razliku od vremenskog voenja u podsistemu procesor-memorija gdje
sistemski takt vremenski upravlja radom procesora i memorijskog sistema)

3. april 2014
ARHITEKTU
RA
RAUNARA
6
Standardizacija U/I meusklopova
U/I ureaji
Ulazni-npr. tastatura, mi...
Izlazni-printer, monitor...
Spajaju se s procesorom i memorijom preko U/I podsistema, obino
odgovarajueg U/I meusklopa (interface).
Funkcija U/I meusklopa je da prihvati podatke sa U/I ureaja ili pripremi
podatke za U/I ureaj razlaui rijei ili oktete u bitove ili skupine bitova,
odnosno spajajui ih u sloenije strukture podataka.
Ujedno se izvodi i sinhronizacija prenosa, otkrivanje greaka u prenosu,
eventualna korekcija greaka i sl.

3. april 2014
ARHITEKTU
RA
RAUNARA
7
Sve navedene funkcije ostvaruju se pomou spremnika U/I meusklopa koji su
postavljeni (mapirani) ili u memorijski prostor procesora ili u zaseban U/I
prostor
Procesor pristupa spremnicima U/I meusklopa naredbama slinim ili
identinim naredbama za upis (itanje) u (iz) memorije.
Svaki spremnik U/I meusklopa ima svoju adresu, a programer mora znati
njegovu funkciju (znaenje pojedinih bitova) te o kakvom se spremniku radi
(upisni, ispisni ili upisno/ispisni).

3. april 2014
ARHITEKTU
RA
RAUNARA
8

3. april 2014
ARHITEKTU
RA
RAUNARA
9
Primjer (Disk)

3. april 2014
ARHITEKTU
RA
RAUNARA
10
Primjer (Disk)

3. april 2014
ARHITEKTU
RA
RAUNARA
11
Struktura U/I sabirnice
Odvojeni (isolated) U/I sistem
zasebne data, adresne i upravljake sabirnice za pristup memoriji i za pristup U/I
ureajima
Dijeljeni (shared) U/I sistem
memorija i U/I meusklopovi dijele data i adresnu sabirnicu dok su upravljake sabirnice
odvojene
svaka upravljaka sabirnica nezavisno generie svoje upravljake signale itaj, pii,
spreman i sl.

3. april 2014
ARHITEKTU
RA
RAUNARA
12
Struktura U/I sabirnice
Memorijski preslikan (memory mapped) U/I sistem
dio memorijskog adresnog prostora se dodijeli U/I ureajima
Ovakvo rjeenje dosta se koristi kod savremenih raunara, a osnovne prednosti su mu
stan-dardizacija prenosa podataka i smanjenje broja linija koje procesor mora imati.

3. april 2014
ARHITEKTU
RA
RAUNARA
13
Adresni prostor podijeljen na memorijski i U/I adresni prostor
Svi savremeni procesori imaju dovoljno veliku adresnu sabirnicu (32-bitovnu, 36-bitovnu
...) tako da nije problem dio adresnog prostora dodijeliti U/I ureajima.
Memorijskim modulima (kojih moe biti vie) do-dijeljen je kontinuiran dio adresnog
prostora, dok je ostatak dodijeljen spremnicima U/I ureaja.

3. april 2014
ARHITEKTU
RA
RAUNARA
14
Ulazno/izlazni podsistem
Programski upravljani U/I prijenos podataka
uslovni
bezuslovni
Prekidni prenos
Direktni prenos podataka (DMA)

3. april 2014
ARHITEKTU
RA
RAUNARA
15
Programski upravljani U/I prenos
U/I operacije pod potpunim upravljanjem procesora
Procesor (CPU) izvodi programe koji zapoinju, vode i zavravaju U/I operacije.
Programski upravljan U/I prenos koristi se kod ureaja koji prenose male koliine
podataka(obinojedan oktet ili rije), a prenos traje vie procesorskih ciklusa.
Programski upravljani U/I prenos:
uslovni
bezuslovni

3. april 2014
ARHITEKTU
RA
RAUNARA
16
Prekidni prenos-Obavljanje U/I operacija preko zahtjeva za
prekidom
Osnovni problem kod programskog obavljanja U/I operacija je u tome to
procesor aktivno eka da U/I ureaj obavi operaciju (u tom vremenu procesor
bi mogao raditi neki drugi koristan posao).
Realizacija navedenog je mogua ukoliko bi U/I ureaj (kada je spreman)
inicijalizirao U/I ciklus dojavom procesoru preko odreene linije.
Detekcijom ovog signala procesor bi prema odreenoj proceduri prekinuo
izvoenje tekueg programa i prebacio se na obavljanje U/I operacije.
Nakon obavljene U/I operacije procesor bi nastavio s prekinutim programom.

3. april 2014
ARHITEKTU
RA
RAUNARA
17
Prekidni prenos-Obavljanje U/I operacija preko zahtjeva za
prekidom
Ovakav nain obavljanja U/I operacija naziva se obavljanje U/I operacija
preko zahtjeva za prekidom (I/O interrupt).

3. april 2014
ARHITEKTU
RA
RAUNARA
18
Sklopovs
ka
podrka
prekidno
m U/I
prenosu
podataka
U/I meusklop postavlja zaseban signal zahtjev za prekidom (IRQ Interrupt
Request)
Primitkom ovog signala procesor obavi tekuu naredbu, te ako je prekid rada
dozvoljen zapamti stanje programa kojeg izvodi i dojavljuje U/I meusklopu
da je spreman za obradu prekida
(IACK Interrupt Acknowledge)

3. april 2014
ARHITEKTU
RA
RAUNARA
19
Sklopovs
ka
podrka
prekidno
m U/I
prenosu
podataka
Procesor mora odrediti koji od U/I meusklopova je postavio zahtjev za
prekidom.
Mogue rjeenje je da procesor proziva sve U/I meusklopove, ispituje njihov
statusni spremnik i temeljem njegovog sadraja odredi koji U/I meusklop je
postavio zahtjev za prekidom.
Drugo rjeenje je da U/I meusklop (kada procesor potvrdi prihvaanje
zahtjevaza prekidomsignalom iack) sam poalje odreene identifikacione
podatke (vektor i informacija o prekidu) preko data sabirnice,koje procesor u
istom ciklusu oita.e)

3. april 2014
ARHITEKTU
RA
RAUNARA
20
Sklopovs
ka
podrka
prekidno
m U/I
prenosu
podataka

3. april 2014
ARHITEKTU
RA
RAUNARA
21
Procedura obrade prekida
Procedura obrade prekidaAnaliza sluaja:
MC 68000 Scenarij:
1.Procesor je u korisnikom nainu rada (User Mode)
Poziva se potprogram
Nastavlja se izvoenje potprograma
2.Dogodila se iznimka (PREKID)
Obrada prekida
3.Vraanje u potprogram
4.Vraanje iz potprograma

3. april 2014
ARHITEKTU
RA
RAUNARA
22
1)Postavlja se zahtjev za prekidom (vanjski ili unutarnji).
2)Ako postoji vie prioriteta prekida procesor usporeuje prioritet pridolog s
tekuim prekidom sa ciljem donoenja odluke hoe li se prekid prihvatiti na
obradu ili ne.
3)Istovremeno procesor zavrava s izvoenjem tekue naredbe ukoliko je to
mogue.
4)Ukoliko je zahtjev za prekidom prihvaen procesor sprema dio trenutnog
stanja, minimalno sadraj programskog brojila i trenutnu razinu prioriteta, na
sistemski stog ili u posebne interne spremnike.
Novi prekidi su zabranjeni tijekom ovih aktivnosti.

3. april 2014
ARHITEKTU
RA
RAUNARA
23
5)Izvor prekida (ALU, pisa, tipkovnica, itd.) alje procesoru informaciju o vrsti
prekidabilo u vidu odgovarajueg koda, vektora prekida ili adrese procedure za
obradu prekida.
Kod vanjskih prekida obino se ova informacija prenosi preko podatkovnih
linija (nakon to se zahtjev za prekidom prihvati) na obradu u odgovarajui
spremnik ili u sluaju internog prekida direktno se informacija prosljeuje u isti
spremnik.
6)Ako je potrebno procesor pretvara kod u vektor prekidaobino
jednostavnom operacijom posmaka za odreeni broj bita u lijevo.

3. april 2014
ARHITEKTU
RA
RAUNARA
24
7)Procesor upisuje vektor prekida u programsko brojilo i postavlja novu
vrijednost prioriteta.
Obrada se zatim nastavlja s adrese na koju pokazuje programsko brojilo,
odnosno izvodi se procedura za obradu prekida. U poetku ova procedura
mora sauvati sadraje svih spremnika koje koristi na nain da ih stavi na stog.
8)Izvodi se obrada posebnog stanja.
9)Po zavretku obrade obnavlja se sadraj spremnika koje je procedura
koristila skidanjem sadraja sa stoga te se izvodi naredba povrat iz prekida
(return from interrupt) rti.
Naredba rti obnavlja stanje procesora, odnosno skida sa stoga prethodni
prioritet prekida i sadraj programskog brojila. Nakon toga nastavlja se
izvoenje prekinutog programa.

3. april 2014
ARHITEKTU
RA
RAUNARA
25
Vrste prekida
Posebna stanja se mogu podijeliti na:
unutarnja i vanjska
sinhrona i asinhrona
Podjela na unutarnja i vanjska posebna stanja
polazi od lokacije izvora posebnog stanja (unutar procesora ili iz njegovog
okruenja)
Podjela na sinkrona i asinkrona posebna stanja
temelji se na vremenskoj pojavi posebnog stanja
Generalno, unutranja posebna stanja su sinhrona dok vanjski izazvana
posebna stanja, iako mogu biti sinhrona, obino su asinhrona. Razlog je to su
posljednja uzrokovana nekim dogaajem izvan procesora te nemaju direktnu
spregu s procesorskim taktom.

3. april 2014
ARHITEKTU
RA
RAUNARA
26
Vrste prekida
Sistemsko postavljanje u poetno stanje
Greka u provjeri memorije
Novije generacije procesora Intel Pentium i Motorola PPC601 imaju ugraen
mehanizam provjere i korekcije sadraja upisanog u svaku pojedinu
memorijsku lokaciju (machine check exception).
Memorijski podsistem temeljen dodatnih bitova (pariteta ili korekcijskih kodova)
ispituje ispravnost sadraja memorijske lokacije i ukoliko se pojavi greka
dojavljuje se procesoru preko zasebnog ulaza.

3. april 2014
ARHITEKTU
RA
RAUNARA
27
Vrste prekida
Pogrean pristup kodu i podacima
Ova vrsta posebnog stanja dojavljuje se ukoliko se pristupa memorijskim
lokacijama koje nisu fiziki prisutne ili je tom programu zabranjen pristup tim
lokacijama. Ova posebna stanja obino dojavljuje sustav za upravljanje
memorijom (memory management unit).
U prvom sluaju kod modernijih raunala radi se o sistemu s virtualnom
memorijom
Drugi sluaj je u viekorisnikim operacionim sistemima kada jedan korisniki
proces neovlateno nastoji koristiti memorijsko podruje ili drugog procesa ili
operacijskog sustava.

3. april 2014
ARHITEKTU
RA
RAUNARA
28
Vrste prekida
Razliita sklopovska posebna stanja
Neki procesori imaju jedno ili vie brojila. Njihova vrijednost se dekrementira
sinhrono sa sistemskim taktom i kad se dosegne nula postavi se procesoru
zahtjev za prekidom.
Uobiajena primjena ovakvih brojila je da nadziru vremensko izvoenje
programa ili njegovih dijelova. Ovakva brojila nazivaju se nadzorna brojila ili
popularno Watchdog timerNpr. pokuaj ispisa na pisa koji nije spojen
moe rezultirati beskonanim ekanjem na ispis. Pomou brojila se moe
definirati maksimalno vrijeme ekanja i ukoliko pisa ne odgovori u tom
intervalu prekida se ekanje i ispisuje poruka korisniku.

3. april 2014
ARHITEKTU
RA
RAUNARA
29
Vrste prekida
Praenje i otkrivanje pogreaka (trace and debugging)
Npr. izvoenje programa naredbu po naredbu (single stepping).
Ovo se realizuje na nain da se nakon svake naredbe procesoru generie
posebno stanje.
Postavljanje procesora u ovakav mod rada obino realizuje se postavljanjem
jedne zastavice bita praenja (trace flag).

3. april 2014
ARHITEKTU
RA
RAUNARA
30
Vrste prekida
Nemaskirani prekid (Nonmaskable Interrupt NMI)
Veina procesora ima posebnu vrstu prekida koju nije mogue maskirati,
odnosno zabraniti. Ova vrsta prekida ima najvei prioritet i koristi se za dojavu
stanja koja ozbiljno ugroavaju nastavak rada sustava. Npr. nizak napon
napajanja.
Vanjski prekidi (Interrupts)
Sistem za obradu vanjski izazvanih prekida omoguava programeru
komunikaciju s ulazno/izlaznim ureajima.
Npr. slanje ili primanje znaka preko serijske komunikacije.

3. april 2014
ARHITEKTU
RA
RAUNARA
31
Kod prekidnog U/I prenosa podataka, u zavisnosti od broja vanjskih logikih
sklopova prikljuenih na istu prekidnu liniju, te o odabranoj metodi za otkrivanje
uzroka prekida, potrebno je od nekoliko s do nekoliko stotina s za
posluivanje prekida (za prenos jednog elementa iz bloka podataka).To znai
da ovaj oblik prenosa omoguava brzinu prenosa do nekoliko stotina hiljada
podataka u sekundi.
U sluaju uestalih zahtjeva za U/I prenosom, odnosno zahtjeva za
prenosom veeg bloka podataka potrebno je poveati brzinu U/I prenosa
podataka i osloboditi procesor od tereta U/I prenosa.

3. april 2014
ARHITEKTU
RA
RAUNARA
32
Rjeenje je u ostvarenju direktnog pristupa ulazno/izlaznog sklopa memoriji
(DMA).
Time se ostvaruje brz prenos podataka izmeu U/I ureaja i memorije bez
sudjelovanja procesora u prenosu i bez izmjene sadraja njegovih spremnika.
Ovakvim nainom prenosa ostvaruju se brzine vee od nekoliko miliona
podataka u sekundi.
Primjer upotrebe direktnog pristupa memoriji je prenos podataka izmeu diska
i memorije.

3. april 2014
ARHITEKTU
RA
RAUNARA
33
Kada ne postoji zahtjev za prenos podataka izmeu memorije i U/I ureaja
DMA kontroler je elektrino odspojen od sabirnica postavljanjem svojih izlaza u
stanje velike impendanse (tri stanja).
Procesor obavlja normalne memorijske cikluse.
Pri direktnom pristupu memoriji DMA sklop se prikljuuje i upravlja sabirnicom,
a procesor se elektrino odvaja od sabirnice postavljajui svoje izlaze u stanje
velike impendanse.

3. april 2014
ARHITEKTU
RA
RAUNARA
34
DMA sklop upravlja prenosom podataka

3. april 2014
ARHITEKTU
RA
RAUNARA
35
Direktni pristup memoriji zaustavljanjem procesora
Ova metoda je najjednostavija - aktiviranjem upravljakog signala od strane
DMA sklopa procesor zavrava tekuu naredbu i postavlja svoje izlaze u stanje
velike impendanse i predaje sabirnice upravljakom sklopu DMA.
Direktni pristup memoriji kraom procesorskih ciklusa
Ovom metodom se ne zaustavlja procesor, nego on samo kratkotrajno
(nekoliko ciklusa) odgaa tok izvoenja naredbe, a u tom intervalu upravljaki
DMA sklop izvede prenos jednog podatka.
Ova metoda rezultira u poveanom vremenu obrade osnovnog programa.

3. april 2014
ARHITEKTU
RA
RAUNARA
36
U/I podsistemi, standardizacija U/I sklopova Kako bi ostvario navedene funkcije
upravljaki DMA sklop mora ostvariti sljedee funkcije:
Preuzimanje upravljanja sabirnicom (data, adresnom i uprav-ljakom)
Izvoenje adresiranja memorije
Brojanje prenesenih podataka
Izbor naina upravljanja

3. april 2014
ARHITEKTU
RA
RAUNARA
37
Postupak pri DMA prenosu moe se podijeliti na sljedee korake:
1)postavljanje zahtjeva za prenos podataka od strane vanjskog logi-kog sklopa
2)procesoru se alje zahtjev za dodjelu sabirnice
3)procesor odgovara signalom potvrde prihvaanja zahtjeva
4)adresiranje memorije i prenos podatka izmeu memorije i vanj-skog logikog sklopa
5)dojava procesoru o zavretku DMA prenosa. 3. april 2014
ARHITEKTURA RAUNARA
38
U/I krug
Postupak pri DMA prenosu moe se podijeliti na sljedee korake:
3. april 2014
U/I interfejsi (sklopovi)
3. april 2014
ARHITEKTU
RA
RAUNARA
40
Matina
ploa za
Pentium 4
U/I podsistemi, standardizacija U/I sklopova 3. april 2014
ARHITEKTURA RAUNARA
41
Paralelni port (Parallel Port)
Paralelni port su ulazno-izlazni sklop koji omoguuje razmjenu podataka izmeu
raunara i okoline, pri emu se odjednom razmjenjuje vie bita.
Kod personalnih raunara paralelni portovi su graeni tako da mogu odjednom
razmjenjivati osam bita (1 Byte).
Prednost paralelnog porta je brzina prenosa podataka, tipinih brzina od 100
kbps do 1 Mbps (ak i 3 MB/s za novija ECP/EPP port). (Jedinica bps
oznaava koliinu prenesenih bita u sekundi engl. Bit Per Second).
Nedostatak paralelnog porta je potreba za velikim brojem pinova pomou kojih
se prikljuuju vanjske jedinice.
42
Paralelni port (Parallel Port)
Paralelni portovi se uglavnom koriste za prikljuenje printera pa se katkada
nazivaju jo i port za tampa (engl.Printer Port) ili paralelni printer port (engl.
Parallel Printer Port).
Jedan od najpoznatijih standarda za prenos podataka posredstvom paralelnog
porta je Centronics standard, nazvan po proizvoau koji ga je izmislio i prvi
primjenio. Standard predvia osam vodia za podatke, tri vodia za nadzorne
signale, te niz vodia za pomone signale. Standard ukupno odreuje 36
prenosnih vodia, ali se u praksi rijetko kada koristi vie od 25.
3. april 2014
ARHITEKTU
RA
RAUNARA
43 Serijski
(Serial
Port) port
Serijski port je ulazno-izlazni sklop koji omoguuje razmjenu podataka izmeu
raunara i okoline, pri emu se odjednom razmjenjuje jedan bit podatka.
Prednost serijskog porta je mali broj potrebnih vodia za razmjenu
podataka: vodi za slanje podataka, vodi za prijem podataka i zajedniki
vodi.
3. april 2014
ARHITEKTU
RA
RAUNARA
44
Serijski (Serial Port) port
U/I podsistemi, standardizacija U/I sklopova Nedostatak serijskog porta je relativno
spori prenos podataka jer se prenosi bit iza bita. Tipine brzine prijenosa
podataka su: 9600, 14400, 19200, 28800 bps,...do maksimalnih 115 kb/s.
Ponekad se brzina prenosa izraava i u jedinici koja se naziva Baud. Baud je
jedinica za koliinu informacije u jedinici vremena, a u ovom sluaju odgovara
bitu u sekundi, pa je 1 Baud = 1 bps. Serijskim vratima podaci se mogu
razmjenjivati: istovremeno (engl. Full Duplex),naizmjenino (engl. Half Duplex),
jednosmjerno (engl. Simplex)
3. april 2014
ARHITEKTU
RA
RAUNARA
45
Serijski (Serial Port) port
Poseban serijski port PS/2 za spajanje tastature i mieva
Najee koriteni standard za asinhroni serijski prenos podataka je ameriki
Electronic Industry Association's (EIA) standard koji nosi oznaku RS 232
C.
46
USB port (Universal Serial Bus)
Ureaji se automatski prepoznaju kada se spoje (plug and play, hot swapping),
pa nije potrebno ponovno pokretati operativni sistem.
Ureaj po ukljuenju odailje jedinstveni identifikacijski broj, po kojem se
prepoznaje.
Za ureaje manje potronje osigurava i napajanje, ime se smanjuje broj
potrebnih kablova.
USB port (Universal Serial Bus) omoguava jednostavno spajanje ure-aja. U
lanac preko jednog prikljuka na raunaru spajamo mnotvo ureaja, tj. do 127
ureaja na isti prikljuak.
3. april 2014
USB port (Universal Serial Bus)
Brzina prijenosa (USB 1.0) koje se mogu postii su od 1.5Mb/s do 12 Mb/s.
USB 2.0 osigurava brzine do 480 Mb/s.
USB glavni standard za spajanje tastatura, mia, modema i sl...
3. april 2014
ARHITEKT
URA
RAUNAR
A
48
USB port (Universal Serial Bus) U/I podsistemi, standardizacija U/I sklopova
USB 3.0 - osigurava brzine do 5 Gb/s
3. april 2014
ARHITEKT
URA
RAUNAR
A
49
USB port 2.0 i USB 3.0 (Universal Serial Bus)
50
3. april 2014
ARHITEKT
URA
RAUNAR
A
51
USB port 2.0 i USB 3.0 (Universal Serial Bus) U/I podsistemi,
standardizacija U/I sklopova
3. april 2014
ARHITEKT
URA
RAUNAR
A
52
USB HUB
53
Sabirnice
Vrste sabirnica
3. april 2014
ARHITEKT
URA
RAUNAR
A
54
Sabirnice U/I podsistemi, standardizacija U/I sklopova
Dodatni sklopovi, koji se naknadno ele ugraditi u raunar, moraju biti graeni
na takav nain da se mogu prikljuiti na sabirnice koje se nalaze u raunaru.
(standard)
Kako bi se izbjeglo da svaki proizvoa raunara ima svoju sabirnicu,
to bi otealo i poskupilo izradu dodatnih sklopova za raunare, dogovoreno je
nekoliko standardnih sabirnica:
ISAsabirnica (Industry Standard Architecture)
prije10-tak godina bila je najrasprostranjenija sabirnica
16-bitna sabirnica podataka
24 adresne linije to omoguava adresiranje 224= 16 MB memorije
Frekvencija (PCLOCK-a): 8,33MHz (Brzina prenosa: 8,33MB/s)
3. april 2014
ARHITEKT
URA
RAUNAR
A
55
Sabirnice
EISA sabirnica(Extended ISA)
32-bitna adresna sabirnica
8, 16 ili 32-bitni prenos podataka
Brzina prenosa: 33 MB/s
PCIsabirnica(Peripheral Component Interconnect)
potpuno definisana standardom
Intel (1990. godine) PCI sabirnica za raunare bazirana na njihovim
procesorima
Izvorno: PCI prenosi 32 bita/perioda i radi na 33 MHz (perioda 30 ns) Brzina
prijenosa:133 MB/s
1993. godine: PCI 2.0
1995. godine: PCI 2.1 3. april 2014
ARHITEKTURA RAUNARA
56
Sabirnice
PCI 2.2
66 MHz i rukuje 64-bitnim prenosom
Brzina prenosa: 528 MB/s
Jo uvijek nije dovoljna brzina prenosa (npr. za memorijsku sabirnicu)
Brzina nije kompatibilna s ISA/EISA modulima
3. april 2014
Sabirnice
SCSI (Small Computer System Interface)
Kombinacija interfejsa i sabirnice
Prednost ove vrste sabirnice je to na sebi sadri upravljaki sklop koji
obavlja vei dio nadzora prenosa te time rastereuje procesor.
Lako osigurava neto bolje performanse rada, znatno vea cijena ih ini
zanimljivim samo u profesionalnoj upotrebi.
3. april 2014
ARHITEKT
URA
RAUNAR
A
58
HVALA NA
PANJI! U/I podsistemi, standardizacija U/I
sklopova brzu memoriju

Arhitektura Računara

Diunggah oleh

Informasi Dokumen

Judul Asli

Hak Cipta

Format Tersedia

Bagikan dokumen Ini

Bagikan atau Tanam Dokumen

Opsi Berbagi

Apakah menurut Anda dokumen ini bermanfaat?

Apakah konten ini tidak pantas?

Hak Cipta:

Format Tersedia

Arhitektura Računara

Diunggah oleh

Hak Cipta:

Format Tersedia

3.

Anda mungkin juga menyukai