Electrnica II

Engenharia Mecatrnica






Colectnea de Exerccios


Prof. Fernando Janeiro
Departamento de Fsica
Dezembro de 2004

Sistemas de Numerao

1) Escreva os nmeros de 16 a 32 em octal e em hexadecimal.
2) Usando A e B para os 2 ltimos dgitos, escreva os nmeros de 10 a 26 em base 12.
3) Qual o maior nmero binrio que se pode escrever com 12 bits? Escreva o seu
equivalente em decimal, octal e hexadecimal.
4) Converta para decimal: (4310)
5
; (198)
12
; (10110.0101)
2
; (16.5)
16
; (26.24)
8

5) Converta para decimal e hexadecimal: 1.11010; 1110.10 (Consegue explicar porque
que o segundo nmero 8 vezes o primeiro?)
6) Converta (68BE)
16
para octal.
7) Converta para binrio: (34.4375)
10
; (727.1953125)
10
; (65113.625)
10
; (1/3)
10
.
8) Calcule em binrio (verifique os resultados convertendo para decimal):
a) (110101)+(11001)
b) (101110)+(100101)
c) (11011101)+(1100011)
d) (1110010)+(1101101)
9) Repita o exerccio 8), mas fazendo a subtraco.
10) Obtenha o complemento para 10 dos nmeros:
a) 98127634
b) 72049900
c) 10000000
d) 00000000
11) Obtenha o complemento para 2 dos nmeros:
a) 11101010
b) 01111110
c) 00000001
d) 10000000
e) 00000000

12) Calcule as seguintes subtraces de nmeros sem sinal, usando o complemento para 10
da segunda parcela (se o resultado esperado for negativo, complemente novamente e
adicione-lhe o sinal negativo). Verifique o resultado fazendo a subtraco.
a) 7188 3049
b) 150 2100
c) 2997 7992
d) 1321 375
13) Calcule as seguintes subtraces de nmeros sem sinal, usando o complemento para 2
da segunda parcela (se o resultado esperado for negativo, complemente novamente e
adicione-lhe o sinal negativo).
a) 11011 11001
b) 110100 10101
c) 1011 110000
d) 101010 101011
14) Os seguintes nmeros decimais esto escritos na forma com sinal. Converta para a
representao em complemento para 10 e efectue as operaes (nota: como a soma d
+10627, so necessrios 6 dgitos para o representar):
a) (+9826) + (+801)
b) (+9826) + ( 801)
c) (9826) + (+801)
d) (9826) + ( 801)
15) Usando uma representao de 8 bits, utilize a representao em complemento para 2 de
forma a efectuar as seguintes operaes (verifique se ocorre overflow):
a) (+52) + (-100)
b) (+50) + (+60)
c) (-72) + (-80)
d) (+20) + (+115)
16) Converta o nmero decimal 9126 para: BCD (Binary Coded Decimal); e para BCD
excesso 3.
lgebra Booleana

17) Usando tabelas de verdade mostre a validade das seguintes identidades:
a) ( ) + + = A B C ABC
b) ( ) = + + ABC A B C
c) ( )( ) + = + + A BC A B A C
18) Simplifique as seguintes expresses Booleanas
a) + AB AB
b) ( )( )
+ + A B A B
c) + + ABC AB ABC
d) ( )( )
+ + A B A B
e)
( )
+ + AB A DC DC
19) Encontre o complemento de = + F A BC e mostre que 0 = FF e 1 + = F F
20) Encontre o complemento de
a) + AB AB
b)
( )
+ + AB C D E
c)
( )( )( ) + + + + A B C A C A B
21) Obtenha a tabela de verdade da funo = + + F AB AB BC
22) Desenhe os circuitos lgicos que implementam as seguintes funes:
a) ( ) = + + F AB B A C
b) = + F BC AC
c) = + F A CD
d) ( )( )
= + + F A B C D



23) Dada a funo Booleana = + + F AB AB BC implemente-a usando:
a) portas AND, OR e NOT
b) apenas portas AND e NOT
c) apenas portas OR e NOT
24) Obtenha a tabela de verdade das seguintes funes e expresse cada funo como uma
soma de minitermos e como um produto de maxitermos.
a) ( )( ) + + AB C B AC
b)
( )( )
+ + A B B C
c) + + + BC DAB DAC DAC
25) Dada a funo Booleana = + + + + F ABC ABC ABD ABD ABD
a) obtenha a tabela de verdade da funo
b) desenhe o circuito lgico que implementa a funo F
c) simplifique a funo de forma a ter o menor nmero de termos
d) obtenha a tabela de verdade da funo simplificada e mostre que igual da alnea a)
e) desenhe o circuito lgico que implementa a funo simplificada e compare o nmero
de portas utilizadas com o circuito da alnea b)
26) Expresse funo ( ) , , , = + + F A B C D BD AD BD como uma soma de minitermos e
como um produto de maxitermos
27) Obtenha o complemento das seguintes funes e expresse-o como uma soma de
minitermos
a) ( ) ( ) , , , 0, 2, 6,11,13,14 =

F A B C D
b) ( ) ( ) , , 0, 3, 6, 7 =
[
F A B C
28) Converta para a outra forma cannica
a) ( ) ( ) , , 1, 3, 7 =

F A B C
b) ( ) ( ) , , , 0,1, 2, 3, 4, 6,12 =
[
F A B C D
29) Converta as seguintes expresses para somas de produtos e para produtos de somas
a) ( )( )
+ + AB C B C
b)
( )( )
+ + + A A A B B C
Minimizao de funes lgicas (mapas de Karnaugh)

30) Simplifique as seguintes funes Booleanas usando mapas de Karnaugh
a) ( ) ( ) , , 0, 2, 6, 7 =

F x y z
b) ( ) ( ) , , 0, 2, 3, 4, 6 =

F A B C
c) ( ) ( ) , , 0,1, 2, 3, 7 =

F a b c
d) ( ) ( ) , , 3, 5, 6, 7 =

F x y z
e) ( ) ( ) , , 0,1, 5, 7 =

F x y z
f) ( ) ( ) , , 1, 2, 3, 6, 7 =

F x y z
g) ( ) ( ) , , , 1, 4, 5, 6,12,14,15 =

F w x y z
h) ( ) ( ) , , , 0,1, 2, 4, 5, 7,11,15 =

F A B C D
i) ( ) ( ) , , , 2, 3,10,11,12,13,14,15 =

F w x y z
j) ( ) ( ) , , , 0, 2, 4, 5, 6, 7, 8,10,13,15 =

F A B C D
31) Simplifique as seguintes expresses usando mapas de Karnaugh
a) + + xy x y z xyz
b) + + x y yz xyz
c) + + AB BC BC
d) + + + + ABCD ACD BCD ABCD BCD
e) ( ) + + + xz wxy w xy xy
f) + + + wz xz xy wxz
g) + + + BD ABC ABC ABC
h) + + + + + ABC BCD BCD ACD ABC ABCD
i) + + + wxy yz xyz xy


32) Encontre os implicantes primos das seguintes funes Booleanas e escolha os
essenciais. De seguida simplifique-as.
a) ( ) ( ) , , , 0, 2, 4, 5, 6, 7, 8,10,13,15 =

F w x y z
b) ( ) ( ) , , , 0, 2, 3, 5, 7, 8,10,11,14,15 =

F A B C D
c) ( ) ( ) , , , 1, 3, 4, 5,10,11,12,13,14,15 =

F A B C D
33) Simplifique as seguintes funes Booleanas de 5 variveis usando mapas de Karnaugh
a) ( ) ( ) , , , , 0,1, 4, 5,16,17, 21, 25, 29 =

F A B C D E
b) = + + + + + F ABCE ABCD BDE BCD CDE BDE
34) Simplifique as seguintes expresses na forma de (1) soma de produtos e (2) produtos de
somas
a) + + + x z y z yz xy
b) + + + AC BD ACD ABCD
c)
( )( )( )( )
+ + + + + + + + A B D A B C A B D B C D
35) Simplifique as seguintes funes Booleanas incompletamente especificadas
a) ( ) ( ) , , 0,1, 2, 4, 5 =

F x y z e ( ) ( ) , , 3, 6, 7 =

d x y z
b) ( ) ( ) , , , 0, 6, 8,13,14 =

F A B C D e ( ) ( ) , , , 2, 4,10 =

d A B C D
c) ( ) ( ) , , , 1, 3, 5, 7, 9,15 =

F A B C D e ( ) ( ) , , , 4, 6,12,13 =

d A B C D
36) Simplifique as seguintes funes e implemente-as usando apenas portas NAND
a) + + + + AB ABD ABD ACD ABC
b) + + BD BCD ABCD
c) ( ) ( ) , , , 0,1, 2, 3, 4, 8, 9,12 =

F A B C D
37) Desenhe o circuito lgico que permite implementar a funo
( )( )
+ + AB AB CD CD
usando apenas portas NAND de 2 entradas
38) Simplifique as seguintes funes e desenhe o circuito que as implementa usando apenas
portas NOR
a) = + + F wx y z wyz
b) ( ) ( ) , , , 5, 6, 9,10 =

F w x y z
39) Desenhe o circuito que implementa a seguinte funo incompletamente especificada,
usando apenas 2 portas NOR
a) ( ) ( ) , , , 0,1, 2, 9,11 =

F A B C D e ( ) ( ) , , , 8,10,14,15 =

d A B C D
Circuitos Combinatrios

40) Desenhe um circuito combinatrio com 3 entradas e uma sada. A sada vale 1 quando o
valor binrio da entrada inferior a 3. Caso contrrio a sada vale 0.
41) Desenhe um circuito combinatrio com 3 entradas ( ) , , x y z e 3 sadas ( ) , , A B C .
Quando a entrada binria tem valor 0,1,2 ou 3, a sada binria tem o valor da entrada
adicionada de 1. Caso contrrio a sada binria tem o valor da entrada subtrada de 1.
42) Desenhe um circuito combinatrio que converta um cdigo de Gray de 4 bits para um
nmero binrio de 4 bits. Implemente o circuito usando portas XOR.
43) Desenhe um descodificador de BDC para um mostrador de sete segmentos, usando o
mnimo nmero de portas lgicas. O mostrador deve ficar desligado para as 6
combinaes invlidas.

44)
a) Desenhe um half-subtractor com entradas x e y e sadas D e B. O circuito faz a
subtraco x y , coloca a diferena em D e o borrow em B.
b) Desenhe um full-subtractor com entradas x, y e z e sadas D e B. O circuito faz a
subtraco x y z , onde z o borrow de entrada, B o borrow de sada D a
diferena.
45) Assumindo que as portas XOR tm um tempo de propagao de 20ns, e as portas AND
e OR tm tempos de propagao de 10ns, calcule o tempo de propagao total de um
adicionador de 4 bit com carry lookahead.
46) Desenhe um circuito permita multiplicar dois nmeros binrios de 4 bits.
47) Desenhe um circuito binrio que compare 2 nmeros de 4 bits. A sada deve ser 1 se os
nmeros forem iguais, e 0 se forem diferentes.
48) Desenhe um descodificador BCD excesso 3 para binrio.
49) Construa um descodificador 5 32 a partir de 4 descodificadores 3 8 com enable e
um descodificador 2 4 .
a
b
d
c
f
e
g
50) Um circuito combinatrio especificado pelas seguintes 3 funes Booleanas.
Implemente o circuito com um descodificador construdo a partir de portas NAND e
com portas NAND ou AND ligadas sada do descodificador (represente o
descodificador usando o seu smbolo usual e minimize o nmero de entradas por porta
lgica).
( ) ( )
1
, , 2, 4, 7 F A B C =

( ) ( )
2
, , 0, 3 F A B C =

( ) ( )
3
, , 0, 2, 3, 4, 7 F A B C =

51) Um circuito combinatrio definido pelas seguintes funes Booleanas. Desenhe o
circuito com um descodificador e algumas portas externas.
1
F x y z xz = + ;
2
F xy z xy = + ;
3
F x yz xy = +
52) Desenhe um codificador de prioridade de 4 entradas em que a entrada
0
D tem a maior
prioridade e a entrada
3
D a prioridade mais baixa.
53) Construa um multiplexer 16 1 usando 2 multiplexers 8 1 e um 2 1 .
54) Implemente a funo ( ) ( ) , , , 0,1, 3, 4, 8, 9,15 F A B C D =

usando um multiplexer.
55) Implemente um full-adder com dois multiplexers 4 1 .
56) Um multiplexer 8 1 tem os sinais A, B e C ligados s suas entradas de seleco
2
S ,
1
S
e
0
S , respectivamente. As entradas de dados
0
I a
7
I so:
1 2 7
0 I I I = = = ;
3 5
1 I I = = ;
0 4
I I D = = ; e
6
I D = . Determine a funo Booleana implementada pelo multiplexer.
Latches e Flip-Flops

57) Considere as seguintes 3 formas de construir um latch D. Em cada caso desenhe o
diagrama lgico e verifique o seu funcionamento.
a) Utilizando portas NOR para a parte latch SR e portas AND nas restantes partes. Pode
ser necessrio utilizar uma porta inversora.
b) Utilizando apenas portas NOR. Podem ser necessrias portas inversoras.
c) Usando apenas portas NAND (sem utilizar um inversor). Sugesto: Ligue a sada da
porta de cima entrada da porta de baixo.
58) Mostre que a equao caracterstica da sada complementada de um flip-flop JK :
( ) 1 Q t J Q KQ + = +
59) Um flip-flop PN permite 4 operaes: reset para 0, manuteno, complementar, e set
para 1, quando as entradas P e N so respectivamente: 00, 01, 10 e 11.
a) Obtenha a tabela caracterstica.
b) Obtenha a equao caracterstica.
c) Mostre como se pode converter um flip-flop PN num flip-flop D.
60) Desenhe as formas de onda nas sadas de um latch SR, para as entradas apresentadas.
Assuma que os tempos de subida e descida so instantneos e que as portas NOR tm
atrasos de propagao de 10ns. (no diagrama cada diviso tem 10ns).



61) Repita o exerccio anterior, mas para as seguintes formas:
S
R

62) Considere que as seguintes formas de onda so aplicadas a um flip-flop JK edge-
triggered positivo. Desenhe as formas de onda de sada considerando que os tempos de
propagao so desprezveis face frequncia do relgio.

63) Um circuito sequencial constitudo por 2 flip-flops D (A e B), 2 entradas (x e y) e uma
sada (z) definido pelas seguintes equaes de estado e de sada:
( ) 1 + = + A t xy xA; ( ) 1 + = + B t xB xA; = z B
a) Esboce o esquema do circuito lgico;
b) Obtenha a tabela de estados;
c) Esboce o diagrama de estados.
64) Considere o circuito sequencial da figura seguinte. Obtenha a tabela e o diagrama de
estados deste circuito.
J
K
CLK
S
R

65) Considere o circuito sequencial da figura seguinte. Obtenha a tabela e o diagrama de
estados deste circuito. Explique a funo executada por este circuito.

66) Um circuito sequencial tem 2 flip-flops JK (A e B) e uma entrada (x). O circuito
descrito pelas seguintes equaes de entrada:
=
A
J x ; =
A
K B
=
B
J x ; =
B
K A
a) Obtenha as equaes de estado ( ) 1 + A t e ( ) 1 + B t ;
b) Desenhe o diagrama de estados do circuito.




67) Um circuito sequencial tem 2 flip-flops JK (A e B), 2 entradas (x e y) e uma sada (z). O
circuito descrito pelas seguintes equaes de entrada e de sada:
= +
A
J Bx By ; =
A
K Bxy
=
B
J Ax ; = +
B
K A xy
z Ax y Bx y = +
A B
CLK
T T
C C
CLK
S
C
Q
x
y
Full
Adder
D
a) Desenhe o diagrama lgico do circuito;
b) Obtenha a tabela de estados;
c) Obtenha as equaes de estado.
68) Reduza o nmero de estados da seguinte tabela de estados e obtenha a tabela de estados
reduzida.
Estado
Actual
Prximo Estado Sada
0 = x 1 = x 0 = x 1 = x
a f b 0 0
b d c 0 0
c f e 0 0
d g a 1 0
e d c 0 0
f f b 1 1
g g h 0 1
h g a 1 0

69) Se, no problema anterior, o estado inicial for o estado a e a sequncia de entrada
01110010011, determine a sequncia de sada para a tabela de estados original e para a
tabela de estados reduzida.
70) Projecte um circuito sequencial constitudo por 2 flip-flops D (A e B) e uma entrada (x).
Quando 0 = x , o estado no muda. Quando 1 = x , o circuito circula pelos estados 00 ,
01, 11, 10 e volta a 00 repetindo o processo.
71) Projecte um circuito sequencial com 2 flip-flops JK (A e B) e duas entradas (E e x). Se
0 = E o circuito mantm o seu estado independentemente do valor de x. Quando 1 = E
e 1 = x , o circuito circula pelos estados 00 , 01, 10, 11, e volta a 00 repetindo o
processo. Por outro lado, quando 1 = E e 0 x = , o circuito circula pelos estados 00 , 11,
10, 01, e volta a 00 repetindo o processo.
72) Considere um circuito sequencial com 3 flip-flops (A, B e C), uma entrada (x) e uma
sada (y). A figura seguinte ilustra o seu diagrama de estados. O circuito deve ser
projectado tendo em conta que os estados no utilizados so considerados como
condies dont care. Analise o circuito obtido para determinar o efeito dos estados no
utilizados.
a) Utilize flip-flops D;
b) Utilize flip-flops JK.

001
0/ 0
011 100
010
0/ 0
0/ 0 1/1
1/ 0
1/1 0/ 0
000
0/ 0 1/1
1/1
Registos e Contadores

73) Num registo de 4 bits de carregamento paralelo (construdo a partir de flip-flops D),
ligue as vrias entradas C dos flip-flops sada de uma porta NAND de 2 entradas. As
duas entradas da porta NAND so: i) o sinal de relgio; ii) uma linha de controlo.
Esboce o esquema do registo modificado e explique o seu funcionamento.
74) O contedo inicial de um registo de 4 bits 1101. Os dados so deslocados direita 6
vezes, com uma entrada srie 101101. Qual o contedo final do registo?
75) Desenhe um smbolo de um circuito integrado que contm um registo de deslocamento
universal de 4 bits. Inclua os pinos necessrios para as vrias entradas e sadas e ainda 2
pinos para a alimentao.
76) Pretende-se construir um registo de deslocamento universal de 8 bits, utilizando 2
circuitos integrados iguais ao descrito na questo anterior. Desenhe um diagrama de
blocos deste novo registo.
77) Desenhe um registo de deslocamento de 4 bits com carregamento paralelo utilizando
flip-flops D. Existem 2 entradas de controlo: Shift e Load. Quando Shift = 1, o contedo
do registo deslocado uma posio. Novos dados so transferidos para o registo quando
Load = 1 e Shift = 0. Se ambas as entradas de controlo tiverem valor 0, o contedo do
registo permanece inalterado.
78) Desenhe o esquema lgico de um registo de 4 bits construdo a partir de 4 flip-flops D e
4 multiplexers 4 1 com entradas de seleco
0
S e
1
S . O registo opera de acordo com a
seguinte tabela
S
1
S
0
Operao do Registo
0 0 Manuteno
0 1 Complementa as 4 sadas
1 0 Clear (em sincronismo com o relgio)
1 1 Carregamento paralelo


79) Considere um circuito somador srie com 2 registos de 4 bits. O registo A contm o
nmero binrio 0101 e o registo B contm o nmero binrio 0111. O flip-flop que
guarda o carry est inicialmente a 0. Apresente os valores binrios guardados no registo
A e no flip-flop carry, nos instantes a seguir a cada deslocamento.
80) Considere um circuito somador srie ( ) A B + . Altere este circuito de forma a obter um
subtractor srie ( ) A B , utilizando a representao em complemento para 2.
81) Um contador binrio ripple foi construdo a partir de flip-flops com disparo no flanco
positivo (positive edge-triggered). Como ser a sua contagem se:
a) as sadas normais dos flip-flops estiverem ligadas entrada de relgio;
b) as sadas complementadas dos flip-flops estiverem ligadas entrada de relgio.
82) Desenhe o esquema lgico de um contador ripple de 4 bits usando flip-flops com:
a) disparo no flanco positivo;
b) disparo no flanco negativo.
83) Mostre que um contador ripple BCD pode ser construdo a partir de um contador
binrio ripple de 4 bits com entrada assncrona Clear e uma porta NAND que detecte a
ocorrncia 1010.
84) Num contador binrio ripple de 10 bits, quantos flip-flops sero complementados de
forma a obter o nmero seguinte, nos casos: a)1001100111; b) 0011111111;
c)1111111111.
85) Um flip-flop tem um atraso de propagao de 5ns. Qual o atraso mximo que pode
ocorrer num contador binrio ripple de 10 bits, que utilize este tipo de flip-flops? Qual
a frequncia mxima de operao deste contador?
86) Projecte um contador binrio sncrono de 4 bits utilizando flip-flops D.
87) Um sistema digital tem um gerador de relgio que produz impulsos frequncia de
80MHz. Desenhe um circuito que fornea um relgio com perodo 50ns.
88) Projecte um contador, utilizando flip-flops JK, que circule pela sequncia 0, 1, 2, 3, 4, 5
e 6.
89) Projecte um contador, utilizando flip-flops D, que circule pela sequncia 0, 1, 2, 4 e 6.
Memrias

90) As seguintes unidades de memria so especificadas atravs do nmero de palavras
vezes o nmero de bits por palavra. Quantas linhas de endereamento e de entrada/sada
so necessrias em cada caso? Especifique ainda o nmero de bytes armazenado em
cada memria.
a) 4K 16 ;
b) 2G 8 ;
c) 16M 32 ;
d) 256K 64 .
91) A palavra armazenada na posio 723 o equivalente binrio de 3451. Indique o
endereo (10 bits) e o contedo (16 bits) dessa palavra.
92) Considere uma memria RAM 4 4 que contm uma entrada Memory Enable.
Construa uma memria 8 8 utilizando quatro blocos 4 4 .
93) Uma memria 16K 4 utiliza descodificao bidimensional (descodificadores X e Y)
no endereamento.
a) Quais so as dimenses de cada descodificador e quantas portas AND so necessrias
para descodificar os endereos;
b) Determine os valores de X e de Y quando o endereo corresponde posio de
memria 6000.
94) Quantas unidades de memria RAM 32K 8 so necessrias para ter uma capacidade
de memria de 256K bytes? Quantas linhas de endereamento so necessrias para
aceder aos 256K bytes? Quantas dessas linhas esto ligadas a todas as unidades de
memria?
95) Uma unidade de memria DRAM utiliza descodificao bidimensional de
endereamento. Tem 13 pinos de endereamento em que as linhas tm mais 1 bit que as
colunas. Qual a capacidade da memria?
96) Mostre as ligaes necessrias para construir uma ROM 128 8 a partir de quatro
ROMs 32 8 com entrada Enable e um descodificador.
97) Uma unidade de memria ROM 4096 8 tem duas entradas de seleco e opera a partir
de uma fonte de 5V. Quantos pinos so necessrios no encapsulamento do circuito
integrado?
98) Na figura seguinte est representada uma ROM 32 6 (com a linha
0
2 como indicado na
figura) que converte um nmero binrio de 6 bits no cdigo BCD de 2 dgitos
correspondente e.g. 100001 convertido para 011 0011 (33 em decimal). Especifique a
tabela de verdade desta ROM.



99) Obtenha a tabela de verdade de uma ROM 8 4 que implemente as seguintes as funes
combinatrias:
( ) ( ) , , 1, 2, 4, 6 A x y z =

( ) ( ) , , 0,1, 6, 7 B x y z =

( ) ( ) , , 2, 6 C x y z =

( ) ( ) , , 1, 2, 3, 5, 7 D x y z =

100) Para a ROM da questo anterior indique o contedo das palavras nos endereos 1 e 4.
1
D
2
D
3
D
4
D
5
D
6
D
1
I
2
I
3
I
4
I
5
I
0
2
1
2
2
2
4
2
5
2
3
2
0
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ROM

Fundamentos de Tecnologia

(Utilize os circuitos RTL, DTL e TTL apresentados na aula terica)



101) Considere as seguintes especificaes do integrado TTL 74LS00 (4 portas AND de 2
entradas). Calcule o fan-out, a potncia dissipada, o tempo de propagao e a margem
de rudo de uma porta NAND.
Parmetro Nome Valor
CC
V Tenso de Alimentao 5 V
CCH
I Corrente de Alimentao no nvel H (4 portas) 10 mA
CCL
I Corrente de Alimentao no nvel L (4 portas) 20 mA
OH
V Tenso de Sada no nvel H (min) 2.7 V
OL
V Tenso de Sada no nvel L (max) 0.5 V
IH
V Tenso de Entrada no nvel H (min) 2 V
IL
V Tenso de Entrada no nvel L (max) 0.8 V
OH
I Corrente de Sada no nvel H (max) 1 mA
OL
I Corrente de Sada no nvel L (max) 20 mA
IH
I Corrente de Entrada no nvel H (max) 0.05 mA
IL
I Corrente de Entrada no nvel L (max) 2 mA
PLH
t Tempo de Propagao L H 3 ns
PHL
t Tempo de Propagao H L 3 ns

102) Considere uma porta NOR da famlia RTL com um fan-out de 5. Determine:
a) a tenso de sada no nvel H;
b) a tenso de entrada mnima necessria para que um transstor sature quando 20 | = ;
c) usando os resultados anteriores determine a margem de rudo de uma porta RTL
quando a entrada H e o fan-out 5.
103) Mostre que o transstor de sada de uma porta DTL satura quando todas as entradas
esto H. Assuma 20 | = .
104) Ligue a sada Y da porta DTL a N entradas de portas semelhantes. Assuma que o
transstor de sada est saturado e que a sua corrente de base 0.44mA . Considere
20 | = .
a) Calcule a corrente na resistncia de 2k;
b) Calcule a corrente fornecida por cada entrada ligada sada desta porta;
c) Calcule a corrente de colector total no transstor de sada em funo de N;
d) Obtenha o valor de N que mantm o transstor na saturao;
e) Determine o fan-out da porta.
105) Considere que todas as entradas da porta TTL open-collector esto no estado H i.e.,
3V.
a) Determine as tenses na base, colector e emissor de todos os transstores;
b) Obtenha o valor mnimo de | do transstor Q
2
que garante que este transstor satura;
c) Calcule a corrente de base no transstor Q
3
;
d) Assumindo que o | mnimo de Q
3
6.18, calcule o valor da corrente mxima que
pode ser tolerada no colector para que Q
3
se mantenha na saturao;
e) Determine o valor mnimo de
L
R que garante a saturao de Q
3
.















(Exerccios retirados de M. Morris Mano, Digital Design, 3 Edio - ISBN 0-13-035525-
9)
(Imagem do microprocessador na 1 pgina retirada de www.nanoelectronics.jp)