C10 Diseno Procesador Monociclo

1
Diseo Procesador
Monociclo
1
Procesador Monociclo
Especificacin de la arquitectura del

repertorio de instrucciones y de las
instrucciones que podr ejecutar el
procesador.
Modelo Carga-Almacenamiento.
1
e implementar el procesador
considerando las instrucciones!
uma" resta y slt #$%
add rd" rs" rt
su& rd" rs" rt
slt rd" rs" rt
'r inmediato #(%
ori rt" rs" inm)*

1
e implementar el procesador
considerando las instrucciones!
Carga y Almacenamiento #(%.
l+ rt" inm)*#rs%
s+ rt" inm)*#rs%
,ifurcacin #(%.
&eq rs" rt" rtulo
alto incondicional. #-%
j rtulo
1
Manual de Programacin M(P reducido.

6
.rasferencias /gicas
add $0rd1 2 $0rs1 3 $0rt14 PC 2 PC 3 5
sub $0rd1 2 $0rs1 6 $0rt14 PC 2 PC 3 5
slt $0rd1 2 $0rs1 7 $0rt1 8 )! 9 4 PC 2 PC 3 5
ori $0rt1 2 $0rs1 or :ero;e<t#(nm)*%4 PC 2 PC 3 5
lw $0rt1 2 MEM0 $0rs1 3 sign;e<t#(nm)*%14 PC 2 PC 3 5
sw MEM0 $0rs1 3 sign;e<t#(nm)*% 1 2 $0rt14 PC 2 PC 3 5
beq if # $0rs1 2 2 $0rt1 %

PC 2 #PC 35%30sign;e<t#(nm)*%1=54 else PC 2 PC 3 5
j PC 2 #PC 35%>9<?9999999 3 add;@*=5

7
$ecursos Com&inacionales
Anidad AritmBtico /gica

AluCtr
OpA
Resultado
OpB
slt OpA < OpB ? 1: 0 11 1
sub OpA - OpB 10 1
add OpA + OpB 10 0
or OpA | OpB 01 0
and OpA & OpB 00 0
Operacin Binert
!uncin
A"#
$esultado Alu%tr&'((0)
8
umador que permita calcular PC35

Suma
PC
PC+4
4
9
Anidad E<tensora

Extensor

ExtOp
Inm16
Op32

Operando de 32 bits
sign_ext(Inm16) 1
zero_ext(Inm16) 0
Op. de 32 ExtOp
10
Diseo E<tensor lgico y aritmBtico

ExtOp

1
tierra

bit 1! de Inm16
"31##16$ de Op32
"1!##$ Inm16
"31##$ de Op32
11
Multiple<ores
S2 10
S1 01
S0 00
Out CtrMux

Ctr%ux

1
2
S
S1
S2
Out
12
Multiple<ores. (mplementacin.

C
C1
Ai
Bi
Ci
&i
Out'i
C1 C Out'i
Ai
1 Bi
1 Ci
1 1 &i

13
Detector (gualdad

&ete(tor
de
I)ualdad

OpA
E*ual
OpB

A
B
A1
B1
A2
B2
A+B
14
$ecursos Almacenamiento.
Memorias
Ana memoria para almacenar las instrucciones

#$'M%.
Ana memoria para leer y escri&ir datos #$AM%.
Diseo inicial se elige tener recursos separados

aunque podrCa ocuparse una sola memoria para
datos e instrucciones.
15
Memorias

,rEn
Addr&
Memoria
atos
&out
&in
Rd
&ire((i-n
%emRd
%em,r
,rEn
AddrI
Memoria
Instru!!iones
&out
Ina(ti.o
Rd
&ire((i-n
%emRd
Ina(ti.o
16
$egistros. Arreglo $egistros

busA
R/
32
busB
R/
Ra
Rb
32 "egistros
32#$it
Rs
Rt
32
32
bus,
,E
Re),r
!
!
!
$0$+1 2 &usD
&usA 2 $0 $a 1
&us, 2 $0 $& 1
17
Diseo del arreglo de $egistros.

18
$egistros. Contador de Programa

DE
PC
$'ut $(n
19
Camino Datos. Determinacin del pr<imo

Ealor del PC.
PC 2 PC 3 5

PC
,EPC

Suma
PC
PC+4
4
20
Camino Datos. Determinacin del pr<imo

Ealor del PC.
,ifurcaciones y salto.

Si)Ext "" 2
4 P
C

0PC+41231##234
nPC'sel21##4

1
2
##1
Inm16
Addr26
*% + *% +, 00
*% + -*% +,.&0/!0000000+-addr0'12,. 10
*% + *% +, + &3i4n0e/t-5n611.)2, 01
n*%sel
21
Camino de datos entre PC y Memoria de

Programa.

PC
,E
PC

AddrI
Memoria
Instru!!iones
busIR
Rd
515
"1!##$ Inm16
"1!##11$ Rd
"2##16$ Rt
"2!##21$ Rs
"2!##$ add'26
"31##26$ COp
"!##$ 6un(t
22
Anidad que determina la pr<ima instruccin a

ejecutar" con la memoria de instrucciones.

"2!##21$
"2##16$
"1!##11$
"1!##$
"2!##$
"31##26$
P
C

Si)Ext ""2
4
0PC+41231##234
nPC'sel

1
2
##1
AddrI
Memoria
Instru!!iones
busIR
Rd
515
Inm16
add'26
,E
PC

"!## $
6un(t COp
rs
rt
rd
Inm16
Rs
add'26
23
A&straccin del diagrama anterior en un &loque

que determina y decodifica la instruccin a
ejecutar" y que adems calcula la direccin de la
pr<ima instruccin a reali:ar.

nPC'sel
%nidad
de Instru!!i&n
"1!##$ Inm16
"1!##11$ rd
"2##16$ rt
"2!##21$ rs
"31##26$ COp
busIR
24
Camino de Datos para operaciones de tipo $.
Arreglo de registros y la unidad aritmBtico lgica" para

poder reali:ar las transferencias fCsicas que
implementan las operaciones de suma y resta.

busA
R, + rd
32
busB
R,
Ra
Rb
32 "egistros
32#$its
rs
rt
32
32
bus,
,E
Re),r
!
!
!
AluCtr

AluOut

,
25
Modificaciones al camino de datos para poder

procesar instrucciones inmediatas.

32
busA
R,

32
busB
R/
Ra
Rb
32 "egistros
32#$it
rs
rt
32
bus,
,E
Re),r
!
!
!
AluCtr

AluOut

AluSr(

1
Op32
Re)&st

1
rd

rt
ExtOp
E
x
t
e
n
s
o
r

Inm16
26
Camino de datos para acceder la memoria de

datos.

AluOut
32
busA
R,

32
busB
R,
Ra
Rb
32 "egistros
32#$its
rs
rt
32
bus,
,E
Re),r
!
!
!
AluCtr

AluSr(

1 Op32
Re)&st

1
rd

rt
ExtOp

Extensor

Inm16
,rEn
Addr
Memoria
atos
&out
&in
Rd
%emRd
%em,r

1
%emtoRe)

27
Detector de igualdad de &usA y &us,

busA
busB
Op32
ExtOp
32
R,

32
R,
Ra
Rb
32 "egistros
32#$its
rs
rt
32
bus,
,E
Re),r
!
!
!
Re)&st

1
rd

rt

Extensor

Inm16
AluOut
AluCtr

AluSr(

1
,rEn
Addr&
Memoria
atos
&out
&in
Rd
%emRd
%em,r

1
%emtoRe)
I)ual
E*ual
28
implificacin Considerando unidades
Anidad (nstruccin

"2!##21$
"2##16$
"1!##11$
"1!##$
"2!##$
"31##26$
P
C

Si)Ext ""2
4
0PC+41231##234
nPC'sel

1
2
##1
AddrI
Memoria
Instru!!iones
busIR
Rd
515
Inm16
add'26
,E
PC

"!## $
6un(t COp
rs
rt
rd
Inm16
Rs
add'26
29
Anidad $egistros

rt
rd
R,

32
R/
Ra
Rb
32 "egistros
32#$it
rs
32
bus,
,E
Re),r
!
!
!
Re)&st
1

busB
32
busA
30
Anidad 'peraciones

Inm16
AluOut
Op32 Extensor

AluCtr

AluSr(

1
I)ual
E*ual
busB
busA
busB
ExtOp
31
Anidad Memoria

Memoria
atos
&out
%emRd %em,r

1
%emtoR
e)

Addr&
&in
bus,
32
Esquema Feneral Esquema Feneral

Memoria Memoria
Datos Datos
Dout Dout
Mem$d Mem$d
MemDr MemDr
9 9
) )
Memto$eg Memto$eg
AddrD AddrD
Din Din
&usD &usD
G@ G@
$D $D
$ $
a a
$& $&
G@ $egistros G@ $egistros
G@-&it G@-&it
G@ G@
&usD &usD
DE DE
$egDr $egDr
H H
H H
H H
$egDst $egDst
) )
9 9
G@ G@
(nm)* (nm)*
A
l
u
A
l
u
'
u
t
'
u
t
Alurc Alurc
'pG@ 'pG@
E
<
t
e
n
s
o
r
E
<
t
e
n
s
o
r
AluCtr AluCtr
9 9
) )
(
g
u
a
l
(
g
u
a
l
Equal Equal
&us &us
, ,
&usA &usA
&us, &us,
E<t'p E<t'p
7@H..@)I 7@H..@)I
7@9..)*I 7@9..)*I

7)H..))I 7)H..))I

7)H..9I 7)H..9I

7@H..9I 7@H..9I

7G)..@*I 7G)..@*I
P PC C
ig igE<t=5 E<t=5
5 5
#PC35%0G)..@J1 #PC35%0G)..@J1
nPC;sel nPC;sel
9 9
) )
@ @
9..) 9..)
Addr( Addr(
Memoria Memoria
(nstruc- (nstruc-
ciones ciones
&us($ &us($
$d $d
K)K K)K
(nm)* (nm)*
add;@* add;@*
DE DE
PC PC
7H..9 I 7H..9 I

?unct ?unct C'p C'p
rs rs
rt rt
rd rd
(nm)* (nm)*
add;@* add;@*
5 5
33
Esquema Feneral por unidad

%nidad de Contro'
AluOut
32 busA
32
busB
%nidad
"egistros
rs
rt
32
bus,
Re),r
AluCtr
AluSr(
Re)&st

rd
ExtOp
Inm16
Addr&
Memoria
atos &out
&in
%emRd
%em,r

1
%emtoRe)
%nidad
de
Opera!iones
nPC'sel

%nidad
de
Instru!!i&n
COp+
6un(t
E*ual
"e'o(
!
!
!
,EPC
34
.ransferencias fCsicas de datos.
Cada transferencia lgica se implementa

como un conjunto de transferencias fCsicas.
.ransferencia fCsica es la descripcin de un

moEimiento de datos entre los recursos del
camino de datos.
Muestra lo que sucede en el camino de datos.

35
MoEimientos son de&idos a!
Cone<iones permanentes entre recursos
eales de control.
Para cada instruccin!
e Lace referencia a traEBs de un mnemnico.
e anota la transferencia lgica.
M luego el conjunto de transferencias fCsicas que la

desarrollan.
36
/as transferencias fCsicas se agrupan de

acuerdo a la unidad en que se reali:an.
e muestran por lCneas" pero toda la

electrnica que las representa est
funcionando en paralelo" y la informacin
fluye en serie a traEBs de los recursos.
37
A77! $0rd1 $0rs1 3 $0rt14 PC PC 3 5

Addr(2PC" &us($2Mem(nst0Addr(1" PC2PC35" Anidad (nstruccin.
$a2rs" $&2rt" $D2rd" &usA2$0$a1" &us,2$0$&1" Anidad $egistros. /ectura.
Alu'ut2add#&usA" &us,%" Anidad 'peraciones.
&usD2Alu'ut" $0$D12&usD. Anidad $egistros. Escritura.
3#B! $0rd1 $0rs1 6 $0rt14 PC PC 3 5

Alu'ut2 su&#&usA" &us,%" Anidad 'peraciones.
38
3"8! $0rd1 $0rs1 7 $0rt1 8 )! 9 4 PC PC 3 5

Alu'ut2slt#&usA" &us,%" Anidad 'peraciones.
O$5! $0rt1 $0rs1 N :ero;e<t#(nm)*%4 PC PC 3 5

$a2rs" $D2rt" &usA2$0$a1" Anidad $egistros. /ectura.
'pG@ 2 :ero;e<t#(nm)*%" Alu'ut2or#&usA" 'pG@%" Anidad 'peraciones.
39
"OA7! $0rt1 MEM0 $0rs1 3 sign;e<t#(nm)*%14 PC PC 3 5

$a2rs" $D2rt" &usA2$0$a1" Anidad $egistros. /ectura.
'pG@ 2 signe<t#(nm)*%" Alu'ut2add#&usA " 'pG@%" Anidad 'peraciones.
AddrD2Alu'ut" Dout 2 MemDat0AddrD1" Anidad Memoria Datos.
&usD2Dout" $0$D12&usD. Anidad $egistros. Escritura.
38O$9! MEM0 $0rs1 3 sign;e<t#(nm)*%1 $0rt14 PC PC 3 5

$a2rs" $&2rt" &usA2$0$a1" &us,2$0$&1" Anidad $egistros. /ectura.
'pG@ 2 signe<t#(nm)*%" Alu'ut2 add#&usA " 'pG@%" Anidad 'peraciones.
AddrD2Alu'ut" Din 2 &us," MemDat0AddrD12Din. Anidad Memoria Datos.
40
B9:! if # $0rs1 22 $0rt1 % PC #PC 35%3 sign;e<t#(nm)*%1 =5 else

PC PC 3 5
Addr(2PC" &us($2Mem(nst0Addr(1" Anidad (nstruccin.
$a2rs" $&2rt" &usA2$0$a1" &us,2$0$&1" Anidad $egistros. /ectura.
if #Equal% Anidad 'peraciones.
PC 2 #PC 35%3 sign;e<t#(nm)*%1 =5 else PC2PC35. Anidad (nstruccin.
; #<*! PC #PC 35%>9<?99999993 add;@* =5

Addr(2PC" &us($2Mem(nst0Addr(1" Anidad (nstruccin.
PC 2 #PC 35%>9<?99999993 add;@* =5. Anidad (nstruccin
41
Oalores Conceptuales que toman las eales de

Control
nPC;sel! K35K"K,rancLK"K-umpK Anidad (nstruccin.
DEPC! K)K Escri&e en registro PC. Anidad (nstruccin.
$egDst! PrtQ" PrdQ Anidad $egistros. /ectura.
E<t'p! P:eroQ" PsignQ Anidad 'peraciones.
Alurc! K&us,K"K'pG@K Anidad 'peraciones.
AluCtr! PaddQ" Psu&Q" PorQ" PsltQ Anidad 'peraciones.
MemDr! K)K Escri&e en la memoria. Anidad Memoria Datos.
Mem$d! K)K /ee desde la memoria de datos. Anidad Memoria Datos.
Memto$eg!KaluK"KmemK Anidad $egistros. Escritura.
$egDr! K)K escri&e &usD en el registro Anidad $egistros. Escritura.
especificado en $D.
42
Oalores de las seales de control para

actiEar las transferencias lgicas.
Oalores que toman las seales de control

para desarrollar las diferentes transferencias
lgicas necesarias para cada instruccin.
43
Oalores de las seales de control para actiEar

las transferencias lgicas.
A77: $0rd1 $0rs1 3 $0rt14 PC PC 3 5

nPC;sel 2 P35Q" DEPC 2)" Anidad (nstruccin.
$egDst 2 KrdK" Anidad $egistros. /ectura.
Alurc 2 K&us,K" AluCtr 2 PaddQ" E<t'p2" Anidad 'peraciones.
MemDr29" Mem$d2" Anidad Memoria Datos.
Memtoreg2KaluK" $egDr2). Anidad $egistros. Escritura.
3#B: $0rd1 $0rs1 6 $0rt14 PC PC 3 5

nPC;sel 2 P35Q" DEPC2) " Anidad (nstruccin.
Alurc 2 K&us,K" AluCtr 2 Psu&Q" E<t'p2" Anidad 'peraciones.
44

3"8! $0rd1 $0rs1 7 $0rt1 8 )! 9 4 PC PC 3 5

Alurc 2 K&us,K" AluCtr 2 PsltQ" E<t'p2" Anidad 'peraciones.
O$5: $0rt1 $0rs1 3 :ero;e<t#(nm)*%4 PC PC 3 5

$egDst 2 KrtK" Anidad $egistros. /ectura.
Alurc 2 K'pG@K" E<t'p 2 P:eroQ" AluCtr 2 PorQ" Anidad 'peraciones.
45

"OA7! $0rt1 MEM0 $0rs1 3 sign;e<t#(nm)*%14 PC PC 3 5

$egDst 2 KrtK" Anidad $egistros. /ectura.
Alurc 2 K'pG@K" E<t'p 2 PsignQ" AluCtr 2 PaddQ" Anidad 'peraciones.
Mem$d2)" MemDr29" Anidad Memoria Datos.
Memtoreg2KmemK" $egDr2). Anidad $egistros. Escritura.
38O$9! MEM0 $0rs1 3 sign;e<t#(nm)*%1 $0rt14 PC PC 3 5

$egDst 2 " Anidad $egistros. /ectura.
Alurc 2 K'pG@K" E<t'p 2 PsignQ" AluCtr 2 PaddQ" Anidad 'peraciones.
MemDr2)" Mem$d29" Anidad Memoria Datos.
Memtoreg2" $egDr29. Anidad $egistros. Escritura
46

B9:! if # $0rs1 22 $0rt1 % PC #PC 35% 3 sign;e<t#(nm)*%1 =54

else PC PC 3 5
if #Equal% nPC;sel2Q,rQ4 else nPC;sel2Q35Q4 DEPC 2). Anidad (nstruccin.
Alurc 2 " E<t'p 2 " AluCtr 2 " Anidad 'peraciones.
;: PC #PC 35%>9<?99999993 add;@* =5

nPC;sel 2 P-mpQ" DEPC2) . Anidad (nstruccin.
Alurc 2 " E<t'p 2 " AluCtr 2 " Anidad 'peraciones.
MemDr29" Mem$d2. Anidad Memoria Datos.
47
*rocesador <onociclo
7ia4ra6a
de tie6pos
para todas
las
instruccion
es del
procesador
=alores anteriores
3e>ales de control
?ueos alores $e4@rA $@A @9pcA Alu%trA((((
=alor anterior
*%+,
?ueo alor *%+,
=alor anterior
*%
?ueo alor
*%
%lB
=alor anterior
5$
?ueo alor 5$
$sA $tA $dA OpA 5n611A add'1
$etardo $e4istro
8ie6po Acceso <e6oria 5nstrucciones
8ie6po *ropa4acin 3u6ador #nidad de 5nstruccin
$etardo de *ropa4acin en #nidad de %ontrol
=alores anteriores
busAA busB
?ueos alores
busAA busB
8ie6po Acceso Arre4lo $e4istros
=alores anteriores
AluOutA bus@
?ueos alores de AluOut C
bus@ en A77A 3#BA O$5
*ropa4acin A"#
=alor anterior
7out
?ueos alores de 7out en
"w C <&Aluout) en 3w
8ie6po Acceso <e6oria de 7atos
=alor anterior
bus@
?ueo alor
bus @ en "w
*ropa4acin <u/
3etup $e4istro C 3Bew
del reloj(
=alor anterior
7ireccin de salto(
?ueo alor
7ireccin de salto(
=alor anterior
7ireccin de biDurcacin
?ueo alor
7ireccin de biDurcacin
*ropa4acin 3u6ador C <u/ #nidad de
5nstruccin
*ropa4acin <u/
*ropa4acin 7etector i4ualdad
48
7ise>o de la #nidad de %ontrol(
En el modelo monociclo la unidad de control es una

red com&inacional que tiene como entradas el cdigo
de operacin-funct y la condicin Equal4 y como
salidas las seales de Control.
#nidad de %ontrol
Cop 3 ?unct
Equal
$eloj
$egDr AluCtr Alurc
$egDst
E<t'p Mem$d MemDr Memto$eg
nPC;sel
DE
PC
A. (nstruccin A. $egistros A. 'peraciones A. Memoria A.$egistros
%a6ino de 7atos
49
8abla de erdad de la #nidad de %ontrol

<onociclo
1 2 1 sub
11 3 1 slt
1 2 add
1 1 or
and
Binario &e(imal
Opera!i&n )negate Op
50

<onociclo
s't R 111
and R 11
( 7 1
$e* I 1
s+ I 1111
'+ I 111
ori I 111
s't R 111
su$ R 11
add R 1
,emo. -un!t O.
51

<onociclo
Sa'idas
13
Entradas
13
1 1 /mp
1 )e*
1 1 1 )e*
1 1 1 1 1 Store
1 1 1 1 1 1 1 1 0oad
1 1 1 1 1 Ori
1 111 1 S't
1 11 1 Su$
1 1 1 1dd
"eg
2r
Mem
to"eg
Mem
"d
Mem
2r
"eg
st
1'u
Ctr
1'u
Sr!
Ext
Op
n.C_se' 2E
.C
E* Op34un!t
52
Memoria Memoria
Datos Datos
Dou Dou
t t
Mem$ Mem$
d d
MemD MemD
r r
9 9
) )
Memto$ Memto$
eg eg
Addr Addr
D D
Di Di
n n
&us &us
D D
G@ G@
$ $
D D
$ $
a a
$ $
& &
G@ $egistros G@ $egistros
G@-&it G@-&it
G G
@ @
&us &us
D D
D D
E E
$eg $eg
Dr Dr
H H
H H
H H
$egDs $egDs
t t
) )
9 9
G@ G@
(nm)* (nm)*
A
l
A
l
u u
' 'u
t
u
t
Alurc Alurc
'pG@ 'pG@
E
<
t
e
n
s
o
r
E
<
t
e
n
s
o
r
AluCtr AluCtr
9 9
) )
(
g
u
a
l
(
g
u
a
l
Equal Equal
&us &us
, ,
&us &us
A A
&us &us
, ,
E<t'p E<t'p
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54
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ser utiliEando(
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7ispositios l4icos pro4ra6ables -por eje6plo: GA".(
O 6ediante 9*$O<(

C10 Diseno Procesador Monociclo

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Manual de Programacin M(P reducido.

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Anidad AritmBtico /gica

umador que permita calcular PC35

Diseo E<tensor lgico y aritmBtico

Ana memoria para almacenar las instrucciones

Ana memoria para leer y escri&ir datos #$AM%.

Diseo inicial se elige tener recursos separados

$egistros. Arreglo $egistros

Diseo del arreglo de $egistros.

$egistros. Contador de Programa

Camino Datos. Determinacin del pr<imo

Camino Datos. Determinacin del pr<imo

Camino de datos entre PC y Memoria de

Anidad que determina la pr<ima instruccin a

A&straccin del diagrama anterior en un &loque

Camino de Datos para operaciones de tipo $.

Arreglo de registros y la unidad aritmBtico lgica" para

Modificaciones al camino de datos para poder

Camino de datos para acceder la memoria de

Detector de igualdad de &usA y &us,

implificacin Considerando unidades

implificacin Considerando unidades

implificacin Considerando unidades

implificacin Considerando unidades

Esquema Feneral Esquema Feneral

Esquema Feneral por unidad

.ransferencias fCsicas de datos.

Cada transferencia lgica se implementa

.ransferencia fCsica es la descripcin de un

Muestra lo que sucede en el camino de datos.

.ransferencias fCsicas de datos.

MoEimientos son de&idos a!

Cone<iones permanentes entre recursos

Para cada instruccin!

e Lace referencia a traEBs de un mnemnico.

e anota la transferencia lgica.

M luego el conjunto de transferencias fCsicas que la

.ransferencias fCsicas de datos.

/as transferencias fCsicas se agrupan de

e muestran por lCneas" pero toda la

.ransferencias fCsicas de datos.

A77! $0rd1 $0rs1 3 $0rt14 PC PC 3 5

3#B! $0rd1 $0rs1 6 $0rt14 PC PC 3 5

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