I N S T I T U T O P O L I T C N I C O N A C I O N A L

ESCUELA SUPERIOR DE CMPUTO

ETS de la Unidad de Aprendizaje "Diseo de Sistemas Digitales"




E1.- Traza el diagrama de estados de un Flip-Floop
D. (valor 1.0).




E2.- Traza el diagrama de estados de un Flip-Flop
JK. (valor 1.0).




E3.- Indica con F o V si los siguientes enunciados
son falsos o verdaderos respectivamente. (valor 1.0)

(a).- Una memoria EEPROM es grabada en el
proceso de fabricacin y por lo tanto la informacin
grabada no puede ser borrada. ( ).

(b).- Una EEPROM es no voltil. ( ).

(c).- Una memoria RAM es voltil. ( ).

(d).- Un autmata de Mealy es uno cuyas salidas
dependen de las entradas y de los estados actuales.
( ).

(e).- Un contador Johnson rota en forma circular e
invierte los bits. ( ).

E4.- El circuito que se muestra en la Figura 1 es un
detector de secuencia. Identifica lo siguiente:

(a) La secuencia (valor 1.0)

(b) El modelo de autmata al que corresponde
(Moore o Mealy) (valor 0.5)

(c) Dibuja el diagrama y la tabla de transicin de
estados. (0.5)

(d) (E4L) Implementa la secuencia mediante un
contador de anillo y el detector en un slo archivo
VHDL. Utiliza cualquiera de los tres dispositivos,
FPGA, CPLD o SPLD, segn lo hayas visto en el
curso (Entregar la parte de laboratorio el da 10 de
enero del 2014, en horario de 15:00 a 20:00). (Este
inciso es el ejercicio prctico y por lo tanto tiene
valor asignado de 2.5)

E5.- (a).- Escribe en VHDL el seudo-cdigo para un
autmata de un contador en cdigo reflejado (Gray)
de cuatro bits. (b).- (E5L) Implementa el contador
en VHDL. Utiliza cualquiera de los tres dispositivos,
FPGA, CPLD o SPLD, segn lo hayas visto en el
curso. (Entregar la parte de laboratorio el da 10 de
enero del 2014, en horario de 15:00 a 20:00). (valor
de la parte escrita 2.0). (La parte de laboratorio
tiene un valor de 2.5).

E6.- (a).- Traza el diagrama de transicin de estados
de un contador de tres bits ascendente-descendente,
(0, 1, 2, 3, 4, 5, 6, 7, 6, 5, 4, etc). Slo tiene una
entrada "x". Con 1 = x se reinicia y se detiene en el
estado inicial. Con 0 = x el contador avanza.
(Utiliza el modelo de Moore). (b).- (E6L)
Implementa el contador en VHDL. Utiliza
cualquiera de los tres dispositivos, FPGA, CPLD o
SPLD, segn lo hayas visto en el curso. (Entregar la
parte de laboratorio el da 10 de enero del 2014, en
horario de 15:00 a 20:00). (valor de la parte escrita
2.0). (La parte de laboratorio tiene un valor de 2.5).

E7.- Usa programacin estructural en VHDL para
implementar un mensaje de 4 letras. Los mdulos
principales son un contador de anillo y un
multiplexor. (a).-Traza un diagrama de bloques
indicando adecuadamente la operacin. Puedes
auxiliar el diagrama con texto complementario. (b).-
(E7L) Implementa el mensaje. Utiliza cualquiera de
los tres dispositivos, FPGA, CPLD o SPLD, segn
lo hayas visto en el curso (Entregar la parte de
laboratorio el da 10 de enero del 2014, en horario
de 15:00 a 20:00). (Valor de la parte escrita 1.0).
(La parte de laboratorio tiene un valor de 2.5).












Figura 1 (ETS UA Diseo de Sistemas Digitales)



La parte escrita del examen tiene ponderacin de 50%.
La parte de laboratorio tiene una ponderacin de 50%
CEE Calificacin Examen Escrito
CEL Calificacin Examen Laboratorio
CETS Calificacin ETS

CEE = [E1+E2+E3+E4+E5+E6+E7]
CEL = [E4L+E5L+E6L+E7L]
CETS = [0.5(CEE)+0.5(CEL)]