SISTEMAS DIGITALES I

DEBER DEL SEGUNDO PARCIAL

I TRMINO 2014-2015
Ing. Silvia Tejada Ypez
Paralelo 3

(X)
2

(Y)
2
/
F
/
4
/
4
8

PROBLEMA # 1
Realice el diseo modular de una unidad aritmtica y lgica (ALU) que efecte las siguientes
operaciones:

CDIGO DE LA
OPERACIN
OPERACIN
R S T F
000 ( X +Y )
2

001 ( X Y )
2

010 ( X +Y )
NBCD
011 ( X - Y )
NBCD
100 ( X +Y )
XS3
101 ( X - Y )
XS3
110 X
2,C
111 Y
2,C

Las entradas X y Y son nmeros binarios de 4 bits cada uno, las entradas R, S y T son controles de la
ALU que seleccionan la operacin que se realizar. La salida F se presentar en varios displays.










Presentar:
a) Presentar un diagrama de bloques de la ALU, mostrando claramente la funcin que realiza cada
bloque. (6 puntos)
b) Implemente cada bloque, utilizando circuitos integrados MSI y puertas adicionales. Indique
claramente las conexiones, nombre de las seales y de los integrados usados. (14 puntos)
c) Declare un paquete con VHDL, llamado ALU, para empaquetar la ALU creada en b). No tiene
que escribir el cdigo VHDL de la ALU, solo se pide el paquete. (5 puntos)




















ALU

R S T
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Ing. Silvia Tejada Ypez
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EN.L
0000
4
0110
4
CLK.H
T
EN.L
(N)
2

4 8
NBCD
CLK.H CLEAR.L
(N)
2
1001
N>9
4
4
4
4
(N)
2

4
R
Co
CLK.H
4
NBCD
unidades
NBCD
decenas

4
CLEAR.L CLEAR.L
PROBLEMA # 2
Se da el siguiente diagrama de bloques de un Circuito Digital Convertidor, el cual recibe una entrada (N)
2

en binario de 4 bits. Tiene adems una entrada habilitadora EN.L, la seal del Reloj CLK.H y la seal de
borrado CLEAR.L La salida final del circuito NBCD es de 8 bits y corresponde al nmero (N)
2

convertido a NBCD.











Considere que el circuito digital Convertidor est constituido por los siguientes integrados y conexiones.
Asuma que el Comparador se encuentra empaquetado con el nombre Comp_paq y que el nombre del
componente es Comp. Tambin asuma que el Registro est empaquetado con el nombre Reg_paq y que
el nombre del componente es Reg. Para las conexiones avance de arriba hacia abajo y de izquierda a
derecha. Para el MSB o LSB considere el siguiente ejemplo A(A3,A2,A1,A0) en donde A3=MSB y
A0=LSB.




























Se pide:
a) Escriba el cdigo VHDL del bloque de 4 MUX 2 1. (6 puntos)
b) Escriba el cdigo VHDL del bloque Sumador. (6 puntos)
c) Empaquete los elementos creados en a) y en b) (6 puntos)
d) Implemente en VHDL usando descripcin estructural o lgica el circuito digital Convertidor (7
puntos)
S
A
4 Y
MUX
2 1
B

EN
D
Registro
Q









Circuito
Digital
Convertidor
A B

Sumador
Cout
Sum








A B

Comparador

A>B








D
Registro
Q








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Paralelo 3

PROBLEMA # 3

Disear un circuito secuencial sincrnico, utilizando el Registro Universal 74LS194. El circuito recibe las
seales CLK.H y CLEAR.L y debe generar en las salidas D3 D2 D1 D0 la secuencia dada, adems debe
encender las salidas L, Z, P de acuerdo a lo mostrado en la Tabla 1.


















Tabla 1
Secuencia L Z P
a,d 0 1 0
b,f 1 1 1
c,h 1 1 0
e,g 0 0 1



Presentar:

a) Implementacin del circuito, utilizando el registro 74194, circuitos MSI y puertas adicionales de
ser necesario.
b) Redacte el cdigo VHDL del circuito, utilizando la descripcin comportamental.
c) Empaquete el circuito del literal anterior.
SECUENCIA D3 D2 D1 D0
a 0 0 1 0
b 0 1 0 1
c 1 1 1 1
d 0 1 1 0
e 1 1 0 0
f 1 0 0 1
g 0 1 0 0
h 0 1 1 1



CIRCUITO
SECUENCIAL
CLOCK.H
CLEAR.L
L Z P
D3
D2

D1

D0