CAPITULO 6.

TEST DE CIRCUITOS INTEGRADOS

Leccin 1. Validacin y prueba de CI
Trata de cmo se prueban los CI una vez terminados en la fbrica y antes de
ingresar al mercado.
En el proceso de fabricacin se pueden presentar problemas como:
Fallos en el material de base (impurezas o dislocaciones en el material de
silicio).
Variaciones en el proceso (errores fotolitogrficos)
Fallos en las pruebas de estrs una vez fabricado el CI (temperatura y
mecnicas)
Conviene hacer test desde las primeras etapas de diseo. Luego, aproximando
al diseo dentro de las especificaciones tendramos el diseo para la prueba
(DFT) Desing for testibility, el cual exige:
Proporcionar la circuitera para que la prueba sea rpida y extensiva.
Proporcionar los patrones de test para hacerlos cortos y as cubrir la
mayora de fallos.
Clasificacin de perturbaciones en la fabricacin de un CI:
Perturbaciones Globales
Errores humanos o averas en los equipos
Inestabilidad en el proceso
Inestabilidad de los materiales
Deformaciones geomtricas
Heterogeneidades en sustrato y superficie
Perturbaciones locales
Alteracin puntual (spot)
Deformaciones geomtricas

Para identificar perturbaciones globales se insertan circuitos especiales, llamados
estructuras de test, en las obleas, antes de seccionar en chips.
Para identificar perturbaciones locales es ms complejo, ya que se requiere de un
test a todos los circuitos, conocer su funcin, y la participacin del diseador. Los
test aplicados pueden ser:
En circuitos digitales
Test funcional (tipo lgico)
Test de desviaciones (delay testing)
Test de consumo (current testing)
En circuitos anlogos: aqu los test determinan el valor de determinados
parmetros como ganancia, ancho de banda, CMRR, etc.
Leccin 2: procedimiento de test
Clasificacin:
Test diagnstico
Test Funcional (test go/no go)
Test paramtrico (estticos y dinmicos)
Leccin 3. Diseo para la prueba DFT
Aspectos en:
Sistemas combinacionales: Se verifican limitando los vectores de entrada
de acuerdo a 2 premisas.
Redundancia: por ejemplo un mismo fallo puede depender de varias
entradas y en este caso solo se tomara un fallo.
Reduccin de los patrones de entradas que pueden determinar un fallo.
Sistemas secuenciales:
Scan test: volvindola la mquina de estados en combinacional al
romper el lazo de realimentacin.
Self test: auto chequeo.
Propiedades de testabilidad (en combinacionales)
Controlabilidad: si con un solo vector de entrada se lleva a lo
requerido.
Observabilidad: Se diagnostica fcil y directamente en los pines de
salida.
Tcnicas y propiedades de testabilidad (en secuenciales)
Test and Hoc: depende de la aplicacin, arquitectura conocimiento
experto y usa multiplexores
Test Scan-Based: conecta los registros a travs de un bus serie
Self test: auto-test
Leccin 4. Diseo Boundary-scan (rastreo perifrico): La forma de abordar el
test de placas digitales, mediante la inclusin de biestables en el contorno de
todos los circuitos integrados, para formar con ellos (junto con los biestables
internos propios) un camino de exploracin (scan path) de la placa, constituye un
mtodo de comprobacin que recibe el nombre de Boundary scan (exploracin de
contorno).
Diseo de Test para tarjetas y componentes. Asegura compatibilidad entre
diferentes proveedores. En esencia, conecta los pines de I/O de los componentes
de una tarjeta en una cadena serie de test.







Diagrama a bloques simplificado de un dispositivo Boundary Scan
Dnde:
Test Data In (TDI): Entrada serial de los datos de prueba y los bits de instruccin.
Test Data Out (TDO): Salida serial de los datos de prueba.
Test Clock (TCK): Reloj independiente utilizado para manejar el dispositivo.
Test Mode Select (TMS): Provee de los niveles lgicos que se necesitan para
cambiar al controlador TAP de estado en estado.
Test Reset (TRST*): Seal opcional de entrada usada para reiniciar el dispositivo
(el * indica que es una seal de entrada activa en bajo).



Built-In Self-Test (BIST) : (autotest construido internamente) . Son tcnicas de
test no-concurrentes que aaden una lgica extra al circuito que permite generar
los vectores internos de test, forzndolos sobre el circuito y comprobar los valores
obtenidos con los esperados sin necesidad de equipo externo.
BIST, alude a cualquier procedimiento de test interno, pero suele emplearse ms
especficamente para el test de memorias, en el cual las direcciones se generan
mediante un contador y los contenidos de los registros corresponden a todo unos,
a todo ceros y a un ajedrezado de ceros y unos alternativos.




Leccin 5. Generacin de patrones de test
Forma de evaluar la calidad de una secuencia de test:
Rendimiento del proceso de fabricacin (yield): porcentaje de circuitos
vlidos del total de circuitos fabricados:

Donde:
Y= rendimiento del proceso
N= circuitos integrados
Nv= circuitos integrados vlidos
Algunos modelos son:
Fundamentado en la distribucin de Poisson (ms sencillo-1960):

Donde:
A= rea del chip
D0= densidad de defectos del proceso de fabricacin
Fundamentado en la distribucin binomial negativa (SIA-1997):

Donde:
= factor de agrupamiento (tpicamente toma un valor entre 2 y 5)
Modelos de fallos: Se selecciona uno o varios tipos de fallos aun modelo
de circuito.
Algunos modelos son:
Stuck-at (cortocircuitos)
sa0-sa1
Utilizando estimaciones de la distribucin de errores de fabricacin se puede
obtener una ecuacin que relaciona los circuitos errneos no detectados (D) con
el yield del proceso (Y) y el porcentaje de cobertura de defectos (T):

Quiere decir que cubriendo todos los fallos de fabricacin, un valor de T del 80%
con un yield del 50% proporciona un nmero de circuitos defectuosos que se
creen buenos del 13% del total. Si se incrementa T hasta el 95% el porcentaje cae
al 3.4%, y en un T del 99.9% el valor es de 0.07% siendo de alta calidad.
Generacin automtica de vectores de test (ATPG): es un mtodo de
automatizacin de diseo electrnico/tecnologa utilizada para encontrar una
secuencia de entrada que, cuando se aplica a un circuito digital, permite a los
equipos de prueba automtica para distinguir entre el comportamiento del circuito
correcto y el comportamiento del circuito defectuoso del equipo causados por
defectos.
El proceso ATPG para una falla especfica consta de dos fases: la activacin falla
y la propagacin de fallos. Activacin de fallo establece un valor de seal en el
sitio de modelos culpa que est enfrente del valor producido por el modelo falla. La
propagacin de fallos mueve el valor de la seal resultante, o efecto de la falta,
hacia adelante mediante la sensibilizacin de un camino desde el sitio culpa a una
salida primaria.