Practica Select R Ónica Digital

PRCTICA 1
Nombre de la prctica: Compuertas Lgicas Bsicas y sus Tablas de Verdad
Objetivo de la Prctica: Comprobar las tablas funcionales o de verdad de los componentes

bsicos Y (AND), O (OR), NO (NOT), NO-Y (NAND), NO-O (NOR), O-EXCLUSIVA (OREX) y NO-OEXCLUSIVA (NOREX), utilizando circuitos integrados.
Duracin: 2 horas.
Material necesario:
Fuente de voltaje de 5V
Un DIP de 8 entradas
6 LED (diodo emisor de luz, por sus siglas en ingls), no importa el color
8 resistencias de 470 ohms
Una tablilla de conexiones (protoboard)
Los siguientes circuitos integrados o equivalentes:
74F08 (4 compuertas Y de 2 entradas), 74H00 (4 compuertas NO-Y de 2 entradas), 74S32 (4
compuertas O de 2 entradas), 74LS02 (4 compuertas NO-O de 2 entradas), 74HCT86 (4
compuertas O EXC de 2 entradas) y 74AHCT266 (4 compuertas NO-O-EXC de 2 entradas)
Alambre para conexiones.
Autores
Telfono: 5729-6000
Prof. M. en C. Salvador Saucedo Flores extensin: 54632

Prof. Ing. Pablo Fuentes Ramos
extensin: 54326
Alumno PIFI: Eduardo Flores Meja
extensin: 54629
COMPUERTA LGICA Y
La operacin Y se ejecuta exactamente igual que la multiplicacin ordinaria de unos y ceros.

Una salida igual a 1 ocurre slo en el nico caso donde todas las entradas son 1. La salida es cero
en cualquier caso donde una o ms entradas son 0.
La smbolo de la compuerta Y se muestra en la figura
adjunta, en este caso una compuerta Y de 2 entradas. La
salida de la compuerta Y es igual al producto Y de las
entradas lgicas; es decir:
X=AB
En otras palabras, la compuerta Y es un circuito que opera
en forma tal que su salida es ALTA, slo cuando todas sus
entradas son ALTAS. En todos los otros casos su salida en BAJA. La tabla de verdad para la
compuerta Y se muestra a continuacin:
Tabla de verdad
A B X=AB
0
0
1
1
0
1
0
1
0
0
0
1
COMPUERTA LGICA O
La operacin lgica O produce un resultado 1, cuando cualquiera de las variables de entrada es
1. La operacin O, genera un resultado de 0 slo cuando todas las variables de entrada son 0. En la
adicin, 1+1=1, 1+1+1=1, etc.
La compuerta O es un circuito que tiene 2 o ms entradas
y cuya salida es igual a la suma O de las entradas. La figura
adjunta, muestra el smbolo correspondiente a una
compuerta O de 2 entradas. Las entradas A y B son niveles
de voltaje lgicos y la salida (o resultado) X es un nivel de
voltaje lgico, cuyo valor es el resultado de la adicin O de A
y B; esto es:
X=A+B
En otras palabras, la compuerta O opera de tal forma que su salida es ALTA si las entradas A, B o
ambas estn en un nivel lgico 1. La salida de la compuerta O ser BAJA, si las entradas estn en
un nivel lgico 0. A continuacin se presenta la tabla de verdad de la compuerta O:
Tabla de verdad
A B X=A+B
0
0
1
1
0
1
0
1
0
1
1
1
COMPUERTA LGICA NO
La operacin NO difiere de las operaciones Y y O en que sta puede efectuarse con una sola
variable de entrada. Por ejemplo, si la variable A se somete a la operacin NO, el resultado X se
puede expresar como: X=A'=/A, donde el apstrofe y la diagonal representan la operacin NO
(tambin se usa una barra sobrepuesta). La operacin NO se conoce asimismo como inversor o
complemento y estos trminos se pueden usar como
sinnimos.
El smbolo de la compuerta NO se muestra en la figura
adjunta, el cual se conoce comnmente como INVERSOR
(inverter en ingls). Este circuito siempre tiene una sola
entrada y su nivel lgico de salida siempre es contrario al
nivel lgico de esta entrada; es decir:
X = A' = /A
A continuacin se muestra la tabla funcional para la compuerta NO:
Tabla de verdad
COMPUERTAS LGICAS NO-Y y NO-O
X = A'
0
1
1
0
Estas compuertas se utilizan intensamente en los circuitos digitales. En realidad combinan las
operaciones bsica Y, O y NO, las cuales facilitan su descripcin mediante operaciones de lgebra
booleana, como se ver posteriormente.
El smbolo correspondiente a una compuerta NO-Y de 2
entradas se muestra en la figura adjunta. Es el mismo que el
de la compuerta Y, excepto por el pequeo crculo en su
salida. Una vez ms, este crculo denota la operacin de
inversin. De este modo la compuerta NO-Y opera igual que
la Y seguida de un inversor; es decir:
X = (A B)' = A' + B'
La tabla de verdad de la compuerta NO-Y es:
Tabla de verdad
A B X = (A B)'
0
0
1
1
0
1
1
1
1
1
1
0
El smbolo correspondiente a una compuerta NO-O de 2

entradas se muestra en la figura adjunta. Es el mismo que el
de la compuerta O, excepto por un pequeo crculo en su
salida. Una vez ms, este crculo denota la operacin de
inversin. De este modo la compuerta NO-O opera igual que
O seguida de un inversor; es decir:
X = (A + B)' = A' B'
La tabla de verdad de la compuerta NO-O es:
Tabla de verdad
A B X = (A + B)'
0 0 1
0 1 0
1 0 0
1 1 0
COMPUERTAS LGICAS O EXCLUSIVA Y SU COMPLEMENTO

Existe otra compuerta de uso frecuente que es la O EXCLUSIVA (O EXC) y su complemento o
dual NO O EXCLUSIVA (NO O EXC).
En la la compuerta O EXC, la salida ser 1 slo si una del total de las entradas est en 1 o el
nmero de entradas con valor 1 es impar, y la salida ser 0 si el nmero de entradas en 1 es par o
todas las entradas estn en 0; aqu se aplica una frase de la lgica de proposiciones, para dos
entradas: una entrada u otra en uno pero no ambas.
El smbolo propuesto para la compuerta O EXC se muestra
en la figura adjunta, siendo la expresin de salida de la
compuerta:
X = (A B') + (A' B) = A O EXC B
La tabla de verdad para esta compuerta es:
Tabla de verdad
A B X = A O EXC B
0
0
1
1
0
1
0
1
0
1
1
0
La compuerta NO O EXC, en realidad combina las

operaciones de las compuertas O EXC y NO. El smbolo
correspondiente se muestra en la figura adjunta. Es el
mismo que el de la compuerta O EXC excepto por el
pequeo crculo en su salida. Una vez ms este crculo
denota la operacin de inversin. De este modo la
compuerta NO O EXC opera igual que la O EXC seguida de un
inversor; es decir:
X = (A B)(A' B') = (A O EXC B)' = A NO O EXC B
La tabla de verdad de esta compuerta es:
Tabla de verdad
A B X = A NO O EXC B
0
0
1
1
0
1
0
1
0
1
1
0
PROCEDIMIENTO EXPERIMENTAL
Armar el siguiente circuito topolgico para comprobar las tablas de verdad.
El circuito topolgico tambin puede presentarse de la siguiente forma equivalente:
De los diagramas anteriores, se observa que en el LED (diodo emisor de luz) D1 se comprobar la
compuerta Y de dos entradas; en D2 la tabla de verdad de la compuerta NO-Y de 2 entradas, y as
sucesivamente.
A continuacin se muestra la configuracin interna de los circuitos integrados usados en los
diagramas topolgicos anteriores.
CUESTIONARIO
En una compuerta Y de 2 entradas; si en una de sus entradas recibe un 0 y en la otra un 1,

Cul es su salida?
Si una compuerta NO-Y recibe las mismas seales de entrada de la pregunta anterior,
Cul es su salida?
Si a una compuerta O llegan a sus entradas 2 unos, Cul es su salida?
Si en el circuito de la prctica se desconectan las entradas 1 y 2 del DIP, Qu es lo que

pasa el los diodos emisores de luz (LED)?
En un circuito integrado TTL (Transistor-Transistor-Logic, lgica-transistor-transistor) en las

entradas de cualquier compuerta, por definicin, se considera un 1 o un 0?
Qu es lo que pasa con un LED si se conecta en polarizacin inversa?
A qu rango de voltaje se le considera un 1 lgico?
A qu rango de voltaje se le considera un 0 lgico?
PRCTICA 2
Nombre de la prctica: lgebra de Boole
Objetivo de la prctica: Comprobar en el laboratorio el diseo optimizado de un circuito

utilizando el lgebra de Boole; reportando ventajas que se obtienen.
Duracin: Dos horas
Material necesario:
Una fuente de voltaje de 5V
2 DIP
3 LED (no importa el color)
11 resistencias de 470ohms
2 tablillas de conexiones
Los siguientes circuitos integrados
Dos 74LS10 (3 compuertas NO-Y de 3 entradas, dos 74LS11, dos 74LS04, dos 74LS32 (4
compuertas O de 2 entradas) y un 74LS21
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54629
Dado el siguiente logigrama de un circuito lgico:
La funcin de salida Z del circuito anterior es:

Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D
La tabla de verdad de Z es:

A B C D A'BC'
A'B'C'D
B'C'D
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
1
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
0
Y el circuito topolgico, para generar Z, es:
Simplificando Z, utilizando el lgebra de Boole, se tiene:

Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D = A'BC' + B'C'D(A' + 1) = A'BC' + B'C'D
El logigrama de la funcin reducida del circuito es:
La tabla de verdad de la funcin reducida es:

A B C D A'BC'
B'C'D
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
0
1
0
0
1
1
0
0
0
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
0
0
0
0
1
1
0
0
0
1
1
1
1
1
1
1
0
0
0
1
1
1
1
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
Y su circuito topolgico es:
Se puede construir el circuito reducido empleando slo compuertas NO-Y, para lo cual se
complementa 2 veces la funcin y se aplica uno de los complementos, tal como se indica a
continuacin:
Z(A,B,C,D) = (A'BC' + B'C'D)'' = [(A'BC')' (B'C'D)']'
El logigrama para esta funcin es:
La tabla de verdad es:

A B C D (A'BC')'
(B'C'D)'
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
0
0
1
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Finalmente, el circuito topolgico es:
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1. Armar los tres circuitos topolgicos anteriores: El original, el reducido y el realizado slo con
compuertas NO-Y.
2. Reportar ventajas y desventajas de la utilizacin del lgebra de Boole.
3. Como recomendacin: Los circuitos reducido y el realizado a base de compuertas NO-Y,
armarlo en una misma tablilla de conexiones, utilizando las mismas seales de DIP.
CUESTIONARIO
1. Cul es el costo del circuito original?
2. Cul es el costo del circuito reducido?
3. Cul es el costo del circuito con compuertas NO-Y?
4. Qu ventajas se obtiene al utilizar el lgebra de Boole?
5. Encontraste alguna diferencia en la seal de salida de los 3 circuitos anteriores?
6. Si ocuparas alguno de los tres circuitos anteriores, cul utilizaras? y por qu?
PRCTICA 3
Nombre de la prctica: Mapas de Karnaugh.
Objetivo de la prctica: Comprobar la importancia de los mapas de Karnaugh en la minimizacin

de funciones de conmutacin, basndose en la suma de productos.
Duracin: 4 horas.
Material necesario:
2 DIP de 8 entradas
2 tablillas de conexiones (protoboard)
Los siguientes circuitos integrados:
Dos 74H04, tres 74F08 (4 compuertas Y de 2 entradas), tres 74S32 (4 compuertas O de 2 entradas)
y dos 7421.
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54629
PROBLEMA 1
Las 4 lneas que entran al circuito lgico combinacional que se ilustra en el diagrama a bloques
de la figura adjunta, llevan un dgito decimal codificado en binario. Es decir, los equivalentes
binarios de los dgitos decimales 0-9 pueden aparecer en las lneas A, B, C, D. El bit ms
significativo es A.
Las combinaciones de valores correspondientes a los equivalentes binarios de los nmeros

decimales 10-15 nunca aparecern en las lneas de entrada. La nica salida Z del circuito debe ser
1 si y slo si representan un nmero que sea cero o una potencia de 2. Disee el circuito.
SOLUCIN
Las combinaciones posibles de las variables de entradas del circuito, as como el valor lgico de la
salida correspondiente a dichas entradas, se presentan en la siguiente tabla funcional:
Entrada BCD
Dec
Z
A B
0
1
2
3
4
5
6
7
8
9
0
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
10
|
15
Invlido
en BCD
0
0
0
0
1
1
1
1
0
0
1
1
1
0
1
0
0
0
1
0
x
|
x
Las combinaciones de entrada al circuito que conformen un nmero que sea cero o una potencia
de 2, se representaron a la salida con un 1, entre el intervalo de 0-9, las que no cumplen con estas
condiciones se representaron con un 0, y el resto de las combinaciones que forman las 4 variables,
o sea el intervalo de 10-15, son irrelevantes (indiferentes) y se representan con una x.
La funcin Z de salida en forma cannica es:
Z(A,B,C,D) = SUMAminitrminos (0,1,2,4,8) + SUMAindiferentes (10-15)
Llevando esta funcin al mapa de Karnaugh en forma de minitrminos, se tiene:
La funcin mnima resultante es:

Z(A,B,C,D) = C'D' + A'B'C' + B'D'
Realizando el logigrama del circuito, se obtiene:
El circuito topolgico es el siguiente:
PROBLEMA 2
Un circuito lgico combinatorio recibe dos nmeros de tres bits cada uno, A = A2A1A0 y B = B2B1B0.
Disee un circuito mnimo de suma de productos para producir una salida f = 1 siempre que A sea
mayor que B.
SOLUCIN
Tomando en cuenta todas las combinaciones de los dos nmeros de tres bits y las condiciones del
problema, se realiza la tabla funcional siguiente:
A
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
f
A2 A1 A0
B2 B1 B0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
DEC
32
33
34
35
36
37
38
39
40
41
42
43
44
45
f
A 2 A1 A0
B2 B1 B0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
1
1
1
0
0
0
0
1
1
1
1
1
0
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
De la tabla funcional, se obtiene la funcin de salida f en forma cannica:

f(A2,A1,A0,B2,B1,B0) = SUMAminitrminos (8, 16,17,24-26,32-35,40-44,48-53,56-62)
Llevando esta funcin a un mapa de Karnaugh, se tiene:
0
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
0
La funcin mnima es:

f = A1A0B'2B'0 + A0B'2B'1B'0 + A2A0B'1B'0 + A2A1A0B'0 + A2A1B'0 + A1B'2B'1 + A2B'2
El logigrama de la funcin reducida es:
Y su circuito topolgico es:
La compuerta O de 7 entradas se obtuvo con 6 compuertas O de 2 entradas.
Armar los dos circuitos topolgicos anteriores y comprobar su salida con la tabla funcional
obtenida en la solucin
TAREA
Disear, utilizando producto de sumas (maxitrminos), los circuitos de los problemas anteriores.
Reportar: Mapas de Karnaugh, funciones (maxitrminos), logigramas y diagramas topolgicos.
54/74F08 RANGOS GARANTIZADOS DE OPERACIN

Smbolo Parmetro
Tpico Mnimo Mximo Unidad
VCC
Voltaje de alimentacin
TA
Rango de operacin
54
de temperatura ambiente 74
IOH
Corriente de salida
en ALTO
54,74
-1.0
mA
IOL
Corriente de salida
en BAJO
54,74
20.0
mA
tPLH = 4.3ns
54,74 4.5
-55
0
5.0
5.5
25
25
125
70
V
o
tPHL = 3.9ns
54/74LS08 RANGOS GARANTIZADOS DE OPERACIN

Smbolo Parmetro
VCC
Voltaje de alimentacin
Tpico Mnimo Mximo Unidad

54
74
4.5
4.75
5.0
5.0
5.5
5.25
TA
Rango de operacin
54
de temperatura ambiente 74
IOH
Corriente de salida
en ALTO
54,74
-0.4
mA
IOL
Corriente de salida
en BAJO
54
74
4.0
8.0
mA
tPLH = 8.0ns
-55
0
25
25
125
70
tPHL = 10.0ns
PRCTICA 4
Nombre de la prctica: Sumador y restador.
Objetivo de la prctica: Comprobar el funcionamiento del diseo de un semisumador, un

sumador, un semirestador y un restador, utilizando compuertas bsicas.
Duracin: 4 horas.
Material necesario:
2 DIP de 8 entradas
Dos 74FS08 (4 compuertas Y de 2 entradas), dos 74LS32 (4 compuertas O de 2 entradas) y un
74LS04.
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54629
SEMISUMADOR. Contiene un bit para el consumado, otro para el sumado y se puede tener un bit
de acarreo C. El diagrama a bloques del semisumador se presenta en la siguiente figura:
Donde X e Y son los sumandos, C el acarreo y S la suma.
La tabla funcional del semisumador es:

DEC X Y C S
0
1
2
3
0
0
1
1
De la tabla funcional, los mapas K para S y C, son:
Resumiendo:
0
1
0
1
0
0
0
1
0
1
1
0
C=XY
S = X O EXC Y
Es decir, C se genera con una compuerta Y y S con una compuerta O EXC, como se muestra en el
logigrama correspondiente al semisumador:
Y el circuito topolgico es:
Donde S se representa por D1 y C por D2.
SUMADOR COMPLETO: Cuando adems de tener los 2 bits correspondientes al cosumado y al

sumado, se tiene un acarreo inicial C0, con acarreo final C. Su diagrama a bloques se muestra en
la figura siguiente:
Donde C0 es el acarreo posterior y C el acarreo final.
La tabla funcional del sumador completo es:

DEC X Y C0 C S
0
1
2
3
4
5
6
7
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
De la definicin de O EXC (cuando el nmero de entradas con valor 1 es impar, la funcin es igual a
1, en caso contrario es igual a 0), la suma S es igual a:
S = X OEXC Y OEXC C0
El acarreo final C, en forma cannica es:
C = SUMAminitrminos (3,5,6,7)
Los mapas K para S y C son.
La funcin reducida es:

C = XY + YC0 + XC0
El logigrama de S y C es:
Donde la compuerta O de 3 entradas se obtuvo a partir de 2 compuertas O de 2 entradas.
El circuito topolgico del sumador completo es:
Obtencin de un SUMADOR COMPLETO a partir de dos SEMISUMADORES

Partiendo de la expresin del acarreo final C del sumador completo, se hacen cannicos los dos
trminos que contienen a C0:
C = XY + YC0 + XC0 = XY + Y(X + X')C0 + X(Y +Y')C0 =
= XY + XYC0 + X'YC0 + XYC0 + XY'C0 = XY + XYC0 +X'YC0 + XY'C0 =
= XY (1 + C0) + C0 (X'Y + XY') = XY + C0 (X OEXC Y)
La siguiente figura muestra el logigrama de un sumador completo a partir de dos semisumadores:
Donde la compuerta O de 3 entradas se obtuvo a partir de dos compuertas O de 2 entradas.
El circuito topolgico es:
SEMIRESTADOR: Es aquel que tiene un bit para el minuendo y otro para el sustraendo. Para el
caso de que un bit del minuendo sea menor que el bit del sustraendo, se tendr un prstamo P. El
diagrama a bloques se presenta en la figura adjunta.
La tabla funcional para el semirestador es:
DEC X Y P R
0
1
2
3
Los mapas K para R y P son:
Resumiendo:
P = X' Y
R = X O EXC Y
El logigrama del semirestador es:
El circuito topolgico del semirestador es:
0
0
1
1
0
1
0
1
0
1
0
0
0
1
1
0
Donde R se representa por D1 y P por D2.
RESTADOR COMPLETO: Es aquel que considera un prstamo inicial P0, aunado a los bits del
minuendo y el sustraendo. Su diagrama a bloques se presenta en la figura adjunta.
La tabla funcional del restador completo es:

DEC X Y P0 P R
0
1
2
3
4
5
6
7
El prstamo final P, en forma cannica es:
P = SUMAminitrminos (1,2,3,7)
Los mapas K para R y P son:
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
0
1
0
1
1
0
1
0
0
1
De la definicin de OEXC (cuando el nmero de entradas con valor 1 es impar, la funcin es igual a
1, en caso contrario es igual a 0), la resta R es igual a:
R = X OEXC Y OEXC C0
La funcin reducida del prstamo final P es:

P = X'Y + YP0 +X'P0
La siguiente figura presenta el logigrama del restador completo:
Circuito topolgico del restador completo:

Nuevamente, la compuerta O de 3 entradas se puede obtener a partir de dos compuertas O de 2
entradas.
Obtencin de un RESTADOR COMPLETO a partir de dos SEMIRESTADORES

Partiendo de la expresin del prstamo final P del restador completo, se hacen cannicos los dos
trminos que contienen a P0:
C = X'Y + YP0 + X'P0 = XY + Y(X + X')P0 + X'(Y +Y')P0 =
= X'Y + XYP0 + X'YP0 + X'YP0 + X'Y'P0 = X'Y + XYP0 +X'YP0 + X'Y'P0 =
= X'Y (1 + P0) + P0 (XY + X'Y') = X'Y + P0 (X OEXC Y)'
El logigrama del restador completo en base a dos semirestadores es:
La siguiente figura presenta el circuito topolgico del restador completo a partir de 2

semirestadores:
Armar los siguientes circuitos y comprobar sus seales de salida, sus acarreos y sus prstamos,
segn sea el caso, basndose en las tablas funcionales desarrolladas.
Circuito topolgico 1: Resume los 3 circuitos relativos a los sumadores.
Los LED (diodos emisores de luz) 1 y 2, representan las seales de salida S y C del semisumador,
respectivamente; los LED 3 y 4, las seales de salida S y C del sumador completo,
respectivamente; y los LED 5 y 6, las seales de salida S y C del sumador completo, hecho a base
de dos semisumadores, respectivamente.
Circuito topolgico 1: Resume los 3 circuitos relativos a los restadores.
Los LED 1 y 2, representan las seales de salida R y P del semirestador, respectivamente; los LED 3
y 4, representan R y P, seales de salida del restador completo, respectivamente; los LED 5 y 6
representan las seales de salida R y P del restador completo formado a base de dos
semirestadores, respectivamente.
CUESTIONARIO
1. Qu diferencia existe entre un sumador completo y un semisumador?
2. Encontraste alguna diferencia en las seales de salida del sumador completo y el sumador
hecho a base de dos semisumadores? Por qu?
3. En cuntas formas podras simular una compuerta O de 3 entradas? Cules son? Qu

circuitos integrados ocuparas?
4. Qu entiendes por un semirestador?
5. Cul es el resultado de la suma en sistema numrico binario de las siguientes cantidades:

011+001=?
6. Cul es es resultado de la resta en sistema numrico binario de las siguientes cantidades: 010001=?
7. Realizar la tabla de verdad para el siguiente circuito MSI (mediana escala de integracin):
Polarizar el circuito integrado con VCC en la pata 16 y aterrizar la pata 8. A, B, C, D y C0 son

entradas; S0, S1, S2, S3 y C4 son salidas.
PRCTICA 5
Nombre de la prctica: Multiplexor y Demultiplexor.
Objetivo de la prctica: Disear un multiplexor de 4 entradas o canales de informacin, en los

cuales cada canal est compuesto de 4 bits; y disear tambin un demultiplexor o selector de
datos que reciba de entrada un canal de 4 bits de informacin y tenga cuatro canales de salida de
4 bits cada uno.
Duracin: 2 horas.
Material necesario:

3 DIP de 8 entradas cada uno
20 LED (cinco grupos de 4 LED, cada grupo de un solo color)
Dos 74LS156 y un 74LS153.
Manual ECG Semiconductors
Autores
Telfono: 5729-6000

extensin: 54326
Alumno PIFI: Arin Durn Beltrn
extensin: 54629
Un multiplexor o selector de datos es un circuito lgico combinacional que acepta varias entradas
de datos y permite slo a una de ellas alcanzar la salida. El encauzamiento deseado de los datos
de entrada hacia la salida es controlado por entradas de SELECCIN (que algunas veces se
conocen como entradas de enrutamiento). La figura 5.1, muestra el diagrama funcional de un
multiplexor general (MUX). En este diagrama las entradas y salidas se trazan como flechas
grandes para indicar que pueden ser una o ms lneas de seales. Existe una seal de entrada, EN,
para permitir al multiplexor realizar su funcin. Cuando EN = 0, todas las salidas son 0.
Figura 5.1. Diagrama funcional de un multiplexor digital (MUX)
El multiplexor acta como un interruptor de posiciones mltiples controlado digitalmente, donde

el cdigo digital que se aplica a las entradas de SELECCIN controla qu entradas de datos sern
trasladadas hacia la salida. Por ejemplo, la salida Z ser igual a la entrada I0 para algn cdigo de
entrada se SELECCIN especfico, y as sucesivamente. Dicho de otra manera, un multiplexor
selecciona una de N fuentes de datos de entrada y transmite los datos seleccionados a un solo
canal de salida. A esto se le llama MULTIPLEXAR.
MULTIPLEXOR BSICO
DE 2 ENTRADAS. La
figura 5.2, muestra la
circuitera lgica de un
multiplexor de 2
entradas,I0 e I1, y una
entrada de seleccin S. El
nivel lgico que se aplica
a la entrada S determina
qu compuerta Y se
habilita de manera que
su entrada de datos
atraviese la compuerta O
hacia la salida Z. Observando esto desde otro punto de vista, la expresin booleana de la salida es:
Z = I0 S' + I1 S
Con S=0, esta expresin se convierte en:
Z = I0 . 1 + I1 . 0
lo cual indica que Z ser idntica a la seal de entrada I0, que puede ser un nivel lgico fijo o bien
una seal lgica que varia con el tiempo. Con S=1, la expresin se transforma en:
Z = I0 . 0 + I1 . 1
lo que muestra que la salida Z ser idntica a la seal de entrada I1.
MULTIPLEXOR DE 4
ENTRADAS. Se puede
aplicar la misma idea
bsica para formar el
multiplexor de 4
entradas, que se
muestra en la figura
5.3. Aqu se tienen 4
entradas, que se
transmiten en forma
selectiva a la salida,
con base en las 4
combinaciones posibles de las entradas de seleccin S1S0. Cada entrada de datos se accede con
una combinacin diferente de niveles de entrada de seleccin. I0 se captura con S1S0 negadas las
dos, de manera que I0 pase a travs de su compuerta Y hacia la salida Z slo cuando S1=0 y S0=0. La
tabla mostrada en la figura 5.3, da las salidas de los otros 3 cdigos de seleccin de entrada.
Su smbolo.
En las familias lgicas TTL y CMOS se dispone regularmente de multiplexores de 2, 4, 8 y 16

entradas. Estos circuitos integrados pueden ser combinados para la multiplexacin de un gran
nmero de entradas.
Diseando el multiplexor. La siguiente figura muestra el diagrama a bloques del multiplexor:
Multiplexor de 4 canales de entrada, cada uno de 4 bits (4x1)

Obsrvese que el multiplexor debe ser de 4 canales, cada uno de 4 bits. El multiplexor puede
obtenerse con 4 multiplexores de 4x1, como se muestra en el siguiente logigrama:
El diagrama topolgico del multiplexor de 4x1 (cuatro canales de entrada y uno de salida) se
muestra a continuacin:
Un demultiplexor realiza la funcin opuesta a la de un

multiplexor, por ejemplo, un demultiplexor de n
salidas de un bit, tiene una entrada de datos y S
entradas para seleccionar una de las n=2S salidas de
datos. El smbolo de un demultiplexor con 4 salidas se
muestra en la figura adjunta:
Diseamos ahora el demultiplexor de 4 canales de

informacin y 4 canales de salida, donde cada canal de
salida tiene cuatro bits.
El logigrama se presenta en la siguiente figura:
Diagrama topolgico de un demultiplexor o distribuidor de datos de un canal de entrada y

cuatro canales posibles de salida.
NOTA: Observar la conexin de los LED en este circuito y tomar en cuenta la polarizacin, pues
el 156 es de colector abierto
Armar los dos circuitos topolgicos anteriores.
Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual ECG
Semiconductors.
Con base en este manual y a la configuracin interna del circuito integrado 74LS155 o 74LS156,
explicar por qu se conect de esa manera el DIP.
Dibujar el diagrama de la configuracin interna de los circuitos integrados utilizados.
CUESTIONARIO
1. Al cerrar el circuito del canal 5 del DIP, la seal que manda es un 1 o un 0?
2. Al cerrar el circuito del canal 6 del DIP, la seal que manda en un 0 o un 1?
3. Si quisieras manejar las seales de entrada con puros ceros o con puros unos qu circuito
integrado tendras que anexar a la conexin del diagrama topolgico del demultiplexor para
obtener la misma respuesta de salida?
4. Dibuja el diagrama de la respuesta de la pregunta 3.
5. Qu significa el crculo pequeo dibujado en la entrada de cualquier compuerta o circuito?

R: Que esa compuerta o circuito se activa en cero.
6. Completar la tabla funcional del siguiente circuito integrado (CI).
SELECCIN DE PERMISO ENTRADAS SALIDA

ENTRADAS
(a o b)
(a o b)
(a o b)
S1
S0
E'
I0 I1 I2 I3 Z
x x x x 0
0 x x x 0
1 x x x 1
x 0 x x 0
x 1 x x 1
x x 0 x 0
x x
x x
x x
x significa no importa
7. Calcular la tabla funcional del siguiente CI y dibujar su logigrama.
A0 A1 Ea Eb O0 O1 O2 O3 Ea Eb O0 O1 O2 O3
x
x
0
0
1
1
x 0 x
x x 1
0
1
0
1
1 x
x 1
PRCTICA 6
Nombre de la prctica: Decodificador BCD a 7 segmentos y Codificador de Prioridad.
Objetivo de la prctica: Comprobar en el laboratorio el funcionamiento del decodificador BCD de

7 segmentos y el codificador de prioridad 74LS147.
Duracin: 2 horas.
Material necesario:

2 DIP de 8 entradas y uno de 4 entradas
4 diodos emisores de luz (LED) (no importa el color)
16 resistencias de 470 ohms y dos de 220 ohms
Dos 74LS04, un 74LS147 y un 74LS47
Un exhibidor (display) de 7 segmentos de nodo comn
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54632
DECODIFICADORES/MANEJAD
ORES DE BCD A 7 SEGMENTOS
Muchas presentaciones
numricas en dispositivos de
visualizacin utilizan una
configuracin de 7 segmentos,
Figura 6.1 (a), para formar los
caracteres decimales del 0 al 9
y algunas veces los caracteres
hexadecimales de A a F. Cada
segmento est hecho de un
material que emite luz cuando
se pasa corriente a travs de l.
Los materiales que se utilizan
mas comnmente incluyen
diodo emisores de luz (LED,
por sus siglas en ingls) y filamentos incandescentes. La Figura 6.1 (b), muestra los patrones de
segmento que sirven para presentar los diversos dgitos. Por ejemplo, para el dgito 6 los
segmentos c, d, e, f y g se encienden, en tanto que los segmentos a y b se apagan.
Se utiliza un decodificador/manejador a 7 segmentos para tomar una entrada BCD de 4 bits y
dar salidas que pasarn corriente a travs de los segmentos indicados para presentar el dgito
decimal. La lgica de este decodificador es ms complicada que las que se analizaron
anteriormente, debido a que cada salida es activada por mas de una combinacin de entrada. Por
ejemplo, el segmento e debe ser activado para cualquiera de los dgitos 0, 2, 6 y 8, lo cual significa
que cuando cualquiera de los cdigos 0000, 0010, 0110 o bien 1000 ocurra.
La Figura 6.2 (a) muestra un
decodificador/manejador de
BCD a 7 segmentos (TTL 7446 o
7447) que se utiliza para
menejar una presentacin LED
de 7 segmentos. Cada
segmento consta de uno o dos
LED. Los nodos de los LED
estn todos unidos a Vcc (+5V).
Los ctodos de los LED estn
conectados a travs de
resistencia limitadoras de
corriente a las salidas
adecuadas del decodificador /
manejador. ste tiene salidas
activas en BAJO que son transistores menejadores de colector abierto que pueden dispar una
corriente bastante grande. Esto se debe a que las presentaciones LED pueden requerir 10mA a
40mA por segundo, segn su tipo y tamao.
Para ilustrar la operacin de este circuito, suponer que la entrada BCD es A=0, B=1, C=0 y D=1,
que es 5 en BCD. Con estas entradas las salidas del decodificador/manejador a', f', g', c' y d' sern
llevadas al estado BAJO (conectadas a tierra), permitiendo que fluya corriente a travs de los
segmento LED a, f, g, c y d, presentando con esto el nmero 5. Las salidas b' y e' sern ALTAS
(abiertas); as que los segmentos LED b
y e no enciendan.
Los decodificadores/manejadores 7446
y 7447 estn diseados para activar
segmentos especficos an de cdigos
de entrada mayores de 1001 (9). La
Figura 6.2 (b) nuestra cules segmentos
son activados para cada uno de los
cdigos de entrada de 0000 a 1111 (15). Notar que un cdigo de entrada de 1111 borrar todos
los segmentos.
La presentacin visual LED que se utiliza en la Figura 6.2 es un tipo de nodo comn, donde los
ctodos de cada segmento se interconectan y se conectan a tierra. Este tipo de presentacin
visual tiene que ser manejada por un decodificador/manejador de datos BCD a 7 segmentos con
salidas activas en ALTO que apliquen un voltaje alto a los nodos de aquellos segmentos que
vayan a ser activados.
EJEMPLO: Las condiciones normales de operacin de cada segmento de un dispositivo de

representacin visual de 7 segmentos basado en LED, son 10mA a 2.3 V. Calcular el valor del
resistor limitador de corriente necesario para producir una corriente aproximadamente igual a
10mA para cada segmento.
SOLUCIN
Refirindonos a la Figura 6.2, podemos apreciar que la resistencia en serie tendr una cada de
voltaje igual a la diferencia entre Vcc=5V y el voltaje del segmento de 2.3V.Este voltaje 2.3V que
atraviesa la resistencia debe producir una corriente de 10mA, por lo tanto, se tiene:
RS = 2.3V/10mA = 230 ohms
Se puede utilizar una resistencia de valor estndar en la proximidad de ste. Una resistencia de
220ohms sera una eleccin adecuada.
A continuacin se presenta el circuito topolgico para el decodificador.
CODIFICADORES
Un decodificador acepta un cdigo de entrada de N bits y procede a un estado ALTO (o BAJO)
en una y slo una lnea de salida. En otras palabras, podemos decir que un decodificador
identifica, reconoce o bien detecta un cdigo especfico. Lo opuesto a este proceso de
decodificacin se denomina codificacin y es realizado por un circuito lgico que se conoce como
codificador. Un codificador tiene varias lneas de entrada, slo una de las cuales se activa en un
momento dado y produce un cdigo de salida de N bits, segn sea la entrada que se active.
Ya se mencion que un decodificador de binario a octal (o decodificador de 3 a 8 lneas) acepta
como entrada un cdigo de 3 bits y activa una de las 8 lneas de salida que corresponda al cdigo.
Un codificador de octal a binario (o codificador de 8 a 3 lneas) lleva a cabo la funcin opuesta;
acepta 8 lneas de entrada y produce un cdigo de salida de 3 bits que corresponde a la entrada
activa. La Figura 6.3 muestra la tabla de funcional y la lgica del circuito para un codificador de
octal a binario con entradas activas en BAJO.
ENTRADAS
SALIDAS
A'0 A'1 A'2 A'3 A'4 A'5 A'6 A'7
O2 O1 O0
x
x
x
x
x
x
0
0
0
0
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
0
0
0
1
0
1
0
1
x
x
1
1
1
1
1
1
1
1
1
1
0
1
1
0
1
1
1 0
1 1
Figura 6.3. Circuito lgico correspondiente a un codificador de octal a binario (de 8 a 3 lneas)
Al estudiar la lgica del circuito, se puede verificar que un nivel BAJO en cualquiera de las
entradas producir como salida el cdigo binario correspondiente a la entrada. Por ejemplo, un
estado BAJO en A'3 (mientras las dems entradas permanecen en ALTO) dar como resultado
O2=0, O1=1 y O0=1, que es el cdigo binario correspondiente a 3. Note que A'0 no est conectada a
las compuertas lgicas porque las salidas del codificador normalmente son 000 cuando ninguna de
las entradas, desde A'1 hasta A'7, se encuentran en el estado BAJO.
EJEMPLO: Determine las salidas del codificador de la Figura 6.3 cuando A'3 y A'5 se encuentran en
estado BAJO al mismo tiempo.
SOLUCIN
Al hacer el seguimiento por las compuertas lgicas, se observa que los estados BAJOS en estas
dos entradas producen estados ALTOS en cada una de las correspondientes salidas; en otras
palabras el cdigo binario 111. Es evidente que ste no es el cdigo correspondiente a ninguna de
las entradas que fueron activadas.
CODIFICADORES DE PRIORIDAD
El ltimo ejemplo seala un problema con el circuito codificador de la Figura 6.3, cuando se
activa ms de una entrada al mismo tiempo. Existe otra versin de este circuito, denominada
codificador de prioridad, que incluye la lgica necesaria para asegurar que cuando dos o ms
entradas sean activadas al mismo tiempo, el cdigo de salida corresponda al de la entrada que
tiene asociado el mayor valor de los nmero. Por ejemplo, cuando A'3 y A'5 se encuentran en
BAJO, el cdigo de salida es 101 (5). De manera similar. cuando A'6, A'2 y A'0 estn todas en BAJO,
el cdigo de salida es 110 (6). Los circuitos integrados 74148, 74LS148 y 74HC148 son todos
decodificadores de prioridad de octal a binario.
Codificador de prioridad de decimal a BCD 74147. La Figura 6.4 muestra el smbolo lgico y la
tabla de verdad para el 74147 (74LS147 y 74HC147), el cual funciona como un codificador de
prioridad de decimal a BCD.
SALIDAS
ENTRADAS
A'1
A'2
A'3
A'4
A'5
A'6
A'7
A'8
A'9
O'3 O'2 O'1 O'0
1
x
x
x
x
x
x
x
x
0
1
x
x
x
x
x
x
x
0
1
1
x
x
x
x
x
x
0
1
1
1
x
x
x
x
x
0
1
1
1
1
x
x
x
x
0
1
1
1
1
1
x
x
x
0
1
1
1
1
1
1
x
x
0
1
1
1
1
1
1
1
x
0
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
Figura 6.4. Codificador de prioridad de decimal a BCD

El circuito tiene 9 lneas activas en BAJO que representan los dgitos desde 1 hasta 9, y produce
como salida el cdigo BCD negado, correspondiente a la entrada activa que tiene el mayor
nmero.
A continuacin se examina la tabla de verdad para averiguar cmo funciona este circuito. La
primera lnea de la tabla muestra todas las entradas en sus estados inactivos, ALTO. Para esta
condicin la salida es 1111, que es el negado del cdigo 0000, que en BCD corresponde a 0. El
segundo rengln de la tabla seala que un estado BAJO en A'9, sin importar el estado de las dems
entradas, produce como salida el cdigo 0110 mismo que de nuevo, corresponde al cdigo BCD
para el 9 negado. El tercer rengln muestra que un BAJO en A'8, siempre y cuando A'9 se
encuentre en ALTO, produce como cdigo de salida 0111, que es el negado de 1000, el cdigo BCD
para 8. De manera similar los dems renglones de la tabla sealan que un estado BAJO en
cualquier entrada, siempre y cuando las dems entradas que tengan una numeracin mayor se
encuentren en ALTO, produce como salida el cdigo BCD negado para dicha entrada.
Las salidas del 74147 normalmente se encuentran en el estado ALTO cuando ninguna de las
entradas est activa. Esto corresponde a la condicin de entrada 0 decimal. No existe una entrada
A'0 porque el codificador supone que la entrada es 0 cuando todas las dems entradas estn en
estado ALTO. Las salidas negadas del 74147 pueden convertirse a BCD normal conectando cada
una de ellas a un inversor.
CODIFICADOR
INTERRUPTOR. La Figura 6.5
muestra la forma en que puede
usarse un 74147 como
codificador interruptor. Los 10
interruptores podran ser los
interruptores del teclado de
una calculadora que presenten
los dgitos del 0 al 9. Los
interruptores son del tipo
normalmente abiertos, de
manera que las entradas del
codificador son todas ALTAS y
la salida BCD es 0000 (ntense
los inversores). Cuando se
presiona la tecla de un dgito, el circuito producir el cdigo BCD para ese dgito. Como el 74147 es
un codificador de prioridad, oprimir teclas simultneas producirn el cdigo BCD slo para la tecla
con numeracin mayor.
En el circuito topolgico del codificador, mostrado en la siguiente figura, el nmero de cada
canal del DIP (decimal) es el nmero que se debe mostrar en binario en los LED.
1. Armar los dos circuitos topolgicos anteriores.
2. Comprobar en el circuito del decodificador todas las combinaciones de los segmentos del
exhibidor (display).
3. Comprobar en el circuito del codificador que el nmero decimal que contiene cada canal
del DIP, al ir cerrando uno por uno, debe ser equivalente a la cantidad binaria mostrada
en los LED.
CUESTIONARIO
1. Qu entiendes por decodificador?
2. Qu segmentos se encienden en el exhibidor con las siguientes combinaciones: 1010,
1100, 1111 y 1110, en el circuito del decodificador?
3. Qu entiendes por codificador?
4. Qu cantidad binaria muestran los LED si cierras los canales 4 y 8 del DIP en el circuito del
codificador? Por qu?
5. Qu entiendes por prioridad?
6. Qu sucede en los exhibidores si desconectas una de sus dos resistencias?
7. Qu sucede si desconectas las dos resistencias de un exhibidor?
8. Respecto al exhibidor qu entiendes por nodo comn? y por ctodo comn?
9. Qu usos le podras dar al decodificador?
10. Qu usos lo podras dar al codificador?
PRCTICA 7
Nombre de la prctica: Multivibradores Biestables (flip-flop).
Objetivo de la prctica: Comprobar las tablas de verdad de los multivibradores biestables S-C, JK, D y T, cuando son disparados por flanco negativo (TPN-Transicin de Pendiente Negativa).
Duracin: 4 horas.
Material necesario:
2 DIP de 8 entradas
11 diodos emisores de luz (LED) (5 rojos, 5 verdes y 1 amarillo)

Las siguientes resistencias:
Una de 22Kohms (R1), dieciocho de 470ohms y un preset de 4Mohms (R2)
Los siguientes circuitos integrados (TTL):
Un 74LS175, dos 74LS176 o 74LS112, un 74LS04 y un LM555
Un capacitor de 1microFarad
Un desarmador pequeo (para ajustar el preset)
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54632
El elemento de memoria ms importante es el multivibrador (MVB), (flip-flop, FF, por su

nombre en ingls), que est formado por un ensamble de compuertas lgicas. Aunque una
compuerta lgica, por si misma, no tiene la capacidad de almacenamiento, pueden conectarse
varias configuraciones de compuertas que se utilizan para producir estos multivibradores.
Figura 7.1. Smbolo general para un multivibrador (flip-flop) y definicin de sus 2 posibles
estados de salida
La Figura 7.1 (a) muestra el smbolo general empleado para un MVB. El smbolo indica que el
MVB tiene dos salidas, marcadas como Q y Q', que son inversas entre s. En realidad, se puede
utilizar cualquier letra, pero la Q es la de uso ms extendido. La salida Q recibe el nombre de
salida normal del MVB, mientras que Q' es la salida negada o invertida del MVB. Cada vez que se
haga referencia al estado de un MVB, ste ser el estado de su salida normal Q: se sobreentiende
que la salida invertida Q', se encuentra en el estado opuesto. Por ejemplo, si se afirma que el MVB
se encuentra en estado ALTO (1), significa que Q=1; si se seala que el MVB se encuentra en el
estado BAJO (0), entonces Q=0. Claro est que el estado Q' siempre es el inverso de Q.
Por lo tanto, un MVB tiene dos estados permisibles de operacin, como se indica en la Figura
7.1 (b). Ntese las diferentes formas que se emplean para hacer referencia a los dos estados. Es
necesario familiarizarse con cada una de ellas, ya que todas son de uso comn.
Como lo indica el smbolo de la Figura 7.1 (a) un multivibrador puede tener una o ms entradas.
stas se emplean para provocar que el MVB haga transiciones hacia atrs y hacia adelante entre
sus posibles estados de salida. Como se ver mas adelante, la entrada del MVB slo tiene que
recibir un pulso momentneo para cambiar el estado de su salida y sta permanecer en el nuevo
estado an despus de la desaparicin del pulso de entrada. Esta es la caracterstica de memoria
del multivibrador.
El MVB se conoce con otros nombres, entre ellos registro bsico y multivibrador biestable. El
trmino registro bsico se utiliza para ciertos tipos de MVB que se describen mas adelante. El
trmino multivibrador biestable es un nombre ms tcnico para un MVB, pero es muy largo para
ser utilizado con frecuencia,
REGISTRO BSICO CON COMPUERTAS NO-Y (NAND)
FIGURA 7.2. a) Registro bsico NO-Y, b) Tabla de verdad, c) Smbolo de bloques S=Inicio,
C=Borrar
1. INICIO=BORRAR=1. Esta condicin es el estado normal y no tiene efecto alguno sobre el

estado de salida. Las salidas Q y Q' permanecern en el estado en que se encontraban
antes de presentarse esta condicin de entrada.
2. INICIO=0, BORRAR=1. Este estado siempre ocasionar que la salida pase al estado Q=1,
donde permanecer an despus de que INICIO y BORRAR retornen a ALTO. A esto se le
denomina inicio del registro bsico.
3. INICIO=1, BORRAR=0. Esto siempre producir el estado Q=0, donde la salida permanecer
an despus de que BORRAR retorne a ALTO. A esto se le llama borrado o reinicio del
registro bsico.
4. INICIO=BORRAR=0. Esta condicin intenta iniciar y borrar el registro bsico en forma
simultnea y puede producir resultados ambiguos. No debe utilizarse.
REGISTRO BSICO CON COMPUERTAS NO-O (NOR)
FIGURA 7.3. a) Registro bsico NO-O, b) Tabla de verdad, c) Smbolo de bloques S=Inicio,
C=Borrar
Dos compuertas NO-O acopladas transversalmente se pueden utilizar como un registro bsico
con compuertas NO-O. El arreglo que se muestra en la Figura 7.3. a) es semejante al registro
bsico con compuertas NO-Y, excepto que las salidas Q y Q' tienen posiciones invertidas.
El anlisis de la operacin del registro bsico NO-O puede efectuarse de la misma forma que el
registro bsico NO-Y. Los resultados se dan en la tabla de verdad de la Figura 7.3. b) y se resumen
como sigue:
1. INICIO=BORRAR=0. Esta es la condicin normal del registro bsico NO-O y no tiene efecto
alguno sobre el estado de salida. Q y Q' permanecern en cualquier estado en que se
encontraran antes de esta condicin de entrada.
2. INICIO=1, BORRAR=0. Esto siempre har Q=1, donde permanecer an despus de que
INICIO retorne a 0.
3. INICIO=0, BORRAR=1. Esto siempre har Q=0, donde se quedar an despus de que
BORRAR regrese a 0.
4. INICIO=BORRAR=1. Esta condicin intenta iniciar y borrar el registro bsico al mismo
tiempo y produce Q=Q'=0. Si las entradas se regresan a 0 simultneamente, el estado de
salida resultante en impredecible. No se debe usar esta condicin de entrada.
El registro bsico con compuertas NO-O opera exactamente igual que el registro bsico NO-Y,
excepto que las entradas INICIO y BORRAR son activadas en ALTO en vez de activarlas en BAJO y
el estado normal en reposo es INICIO=BORRAR=0. Q se fijar en ALTO por medio de un pulso
ALTO en la entrada INICIO y se har BAJO por medio de un pulso ALTO en la entrada BORRAR. En
el smbolo de bloque simplificado del registro bsico NO-O de la Figura 7.3. c), las entradas S y C
son activadas en ALTO.
Los sistemas digitales pueden operar en forma sincrnica o asincrnica. En los sistemas
asincrnicos las salidas de los circuitos lgicos pueden cambiar de estado en cualquier momento
en que una o ms de las entradas cambien.
En los sistemas sincrnicos los tiempos exactos en que alguna salida pueda cambiar de estado
se determinan por medio de una seal, que comnmente se le denomina de reloj. Esta seal de
reloj es una serie de pulsaciones rectangulares o cuadradas, como se muestra en la Figura 7.4. La
seal de reloj se distribuye a todas las partes del sistema y muchas (o incluso todas) las salidas del
sistema pueden cambiar de estado slo cuando el reloj hace una transicin. Las transiciones
(tambin denominadas flancos) se indican en la Figura 7.4. Cuando el reloj cambia de 0 a 1, a ste
se le denomina Transicin con Pendiente Positiva (TPP); cuando el reloj pasa de 1 a 0, a sta se le
conoce como Transicin con Pendiente Negativa (TPN).
FIGURA 7.4. Los MVB sincronizados por reloj tienen una entrada de reloj (CLK) que es activa
sobre a) TPP o b) TPN. Las entradas de control determinan el efecto que tendr la transicin
activa del reloj.
MULTIVIBRADORES SINCRONIZADOS POR RELOJ

Existen varios tipos de MVB sincronizados por reloj. Las caractersticas principales, que son
comunes a todos ellos, son:
1. Los MVB sincronizados por reloj, tienen una entrada de reloj que comnmente est
marcada como CLK, CK o CP. En muchos MVB sincronizados por reloj, la entrada CLK es
disparada por flanco, lo que significa que es activada por una transicin de la seal; esto
se especifica por la presencia de un tringulo pequeo sobre la entrada CLK.
En la Figura 7.4 a), se activa la entrada CLK slo cuando ocurre una transicin con pendiente
positiva (TPP); la entrada no es afectada en ningn otro tiempo. En la Figura 7.4 b), se activa la
entrada CLK slo cuando se presenta una transicin con pendiente negativa (TPN), lo que se
simboliza con un crculo pequeo.
2. Los MVB sincronizados por reloj tambin poseen una o ms entradas de control que
pueden tener varios nombres, lo que depende de su operacin. Las entradas de control
no tendrn efecto sobre Q hasta que ocurra la transicin activa del reloj. En otras
palabras, su efecto est sincronizado con las seales aplicadas en la entrada CLK. Por esta
razn, estas entradas reciben el nombre de entradas sincrnicas de control.
Por ejemplo, las entradas de control para el MVB en la Figura 7.4 a) no tendr efecto sobre Q
hasta que ocurra una TPP en la seal del reloj. Del mismo modo, todas las entradas de control de
la Figura 7.4 b) no tendrn efecto hasta que se presente una TPN en la seal de reloj.
3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del MVB
estn listas para cambiar, mientras que la transicin activa en la entrada CLK es la que
dispara el cambio.
MULTIVIBRADOR SINCRONIZADO POR RELOJ TIPO J-K

La Figura 7.5 muestra un multivibrador tipo J-K sincronizado por reloj, disparado por la
transicin con pendiente positiva de la seal de reloj. Las entradas J-K controlan el estado del
MVB. La condicin principal de este MVB es que J=K=1 no genera una seal ambigua; para esta
condicin, 11, el MVB siempre pasar a su estado opuesto cuando se efecte la transicin con
pendiente positiva de la seal de reloj. A esta operacin se le denomina modo de complemento.
En este modo, si J y K se dejan en estado ALTO, el MVB cambiar al estado complementario con
cada pulso de reloj.
FIGURA 7.5 Multivibrador J-K sincronizado por reloj que responde a la transicin con pendiente
positiva del reloj
La tabla de verdad de la Figura 7.5 resume la forma en que el MVB tipo J-K responde a la forma
TPP por cada combinacin de J y K.
La Figura 7.6 muestra el smbolo correspondiente a un MVB tipo J-K sincronizado por reloj que
se dispara con las transiciones con pendiente negativa de la seal de reloj. El crculo pequeo en
la entrada CLK indica que este multivibrador se disparar cuando la entrada CLK pase de1 a 0.
FIGURA 7.6 Multivibrador que se dispara en transicin con pendiente negativa.

El MVB tipo J-K es mucho ms verstil que el tipo S-C, puesto que no tiene estados ambiguos.
La condicin J=K=1, la cual genera la operacin de complemento, se usa ampliamente en todos los
tipos de contadores binarios. En esencia, el multivibrador J-K puede hacer cualquier cosa que el
MVB S-C pueda hacer, adems de operar en el modo de complemento.
MULTIVIBRADOR TIPO D
FIGURA 7.7 Multivibrador tipo D disparado con transiciones de pendiente positiva.
La Figura 7.7 contiene el smbolo y la tabla de verdad para un MVB tipo D, disparado por flanco
positivo (TPP). A diferencia de los multivibradores S-C y J-K, el tipo D slo tiene una entrada
sincrnica de control, D, letra que proviene de dato. La operacin del MVB D es muy sencilla: Q va
hacia el mismo estado en que se encuentra la entrada D, cuando ocurre una TPP en CLK. En otras
palabras, el nivel presente en D ser almacenado en el MVB en el momento en que se presente
una TPP.
MULTIVIBRADOR TIPO T
Es aquel en el que la nica entrada es la del disparador (reloj) y ste se obtiene en base a un
MVB J-K, llevando las entradas J y K permanentemente al nivel 1. Cuando se pulsa la entrada T, el
biestable cambia de estado. Ver Figura 7.8.
FIGURA 7.8 a) Multivibrador tipo T disparado por flanco positivo, b) Comportamiento
ENTRADAS ASINCRNICAS
En los multivibradores sincronizados por reloj se han estudiado las entradas J, K, D y T, las
cuales se han sealado como entradas de control. A estas entradas se les denomina tambin
entradas sincrnicas, porque su efecto sobre la salida del MVB se sincroniza con la entrada CLK.
Como se ha observado, las entradas sincrnicas de control deben utilizarse junto con una seal de
reloj para activar al MVB.
Muchos MVB con reloj tambin tienen una o ms entradas asincrnicas, que operan
independientemente de las entradas sincrnicas y de la entrada de reloj. Estas entradas
asincrnicas se pueden emplear para fijar al MVB en el estado 1 o 0 en cualquier instante, sin
importar las condiciones presentes en las otras entradas. Las entradas asincrnicas son entradas
dominantes que pueden servir para ignorar todas las entradas a fin de colocar al MVB en un
estado u otro.
La Figura 7.9 muestra un MVB tipo J-K con entradas asincrnicas designadas como PRE y CLR.
Estas son entradas activas en BAJO, como lo indican los crculos pequeos en el smbolo del MVB.
La tabla de verdad que se incluye resume la forma en que afectan la salida del MVB.
FIGURA 7.9 Multivibrador tipo J-K con entradas asincrnicas PRE y CLR
Ahora examinaremos los casos diversos, en funcin de los valores lgicos de PRE y CLK:
PRE=CLR=1: Las entradas asincrnicas son inactivas y el MVB est libre de responder a las
entradas J, K y CLK; en otras palabras, la operacin sincronizada por reloj, puede llevarse a
cabo.
PRE=0, CLR=1: PRE est activada y Q va inmediatamente a 1, sin importar que condiciones
estn presentes en las entradas J, K y CLK. La entrada CLK no puede afectar al MVB
mientras PRE=0.
PRE=1, CLR=0: CLR es activada y Q va inmediatamente a 0, independientemente de las

condiciones presente en las entradas J, K o CLK. La entrada CLK no tiene efecto mientras
CLR=0
PRE=CLR=0: Esta condicin no debe utilizarse, ya que puede producir una entrada
ambigua.
PRE=INICIO en CD=PREINICIO (PRE)= SP (inicio directo)

CLR=BORRAR en CD=BORRAR (CLR)=REINICIO=CD (borrado directo)
Es importante comprender que estas entradas asincrnicas responden a niveles de CD
(Corriente Directa). Esto significa que si hay un cero constante en la entrada INICIO en CD, el MVB
permanecer en el estado Q=1, independientemente de lo que ocurra en las otras entradas. En
forma similar, un cero constante en la entrada BORRAR en CD mantiene al MVB en el estado Q=0.
As, las entradas asincrnicas se pueden usar para conservar al MVB en un estado especfico en
cualquier intervalo de tiempo que se desee. Sin embargo, con frecuencia las entradas asincrnicas
se utilizan para iniciar o borrar al MVB al estado deseado mediante la aplicacin de un pulso
momentneo.
Muchos multivibradores con reloj que estn disponibles como circuitos integrados tendrn
estos dos tipos de entradas asincrnicas; algunos tendrn solamente la entrada BORRAR en CD.
Algunos otros tendrn entradas asincrnicas que son activadas en ALTO. Para estos ltimos, el
smbolo del MVB no tendra un crculo pequeo en las entradas asincrnicas.
La siguiente figura presenta la configuracin del MVB 74LS74:
1. Armar el circuito topolgico siguiente:
Circuito topolgico 1: Contiene 2 MVB tipo S-C asincrnicos, uno formado con compuertas NO-Y
(NAND) y el otro con compuertas NO-O (NOR).
Utilizar diodos emisores de luz (LED) color verde para representar Q1 y Q2 y LED color rojo para
representar a Q'1 y Q'2.
2. Comprobar sus tablas de verdad que se mencionaron con anterioridad.
3. Armar el circuito topolgico siguiente:
Circuito topolgico 2: Contiene los multivibradores J-K, D y T, los tres sincronizados por reloj,
cada uno con 2 entradas asincrnicas INICIO (PRE) y BORRAR (CLR).
Utilizar LED color verde para representar a Q1, Q2 y Q3, LED color rojo para representar a Q'1, Q'2 y
Q'3 y un LED color amarillo para Dr.
En el circuito topolgico 2, el canal 1 del DIP representa a J, el 2 a K, el 3 a D, el 4 a PRE y el 5 CLR.
El LED Dr, muestra los pulsos del reloj.
4. Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual
ECG Semiconductors.
5. Ajustar el preset con el desarmador a su mxima resistencia.
6. Colocar todos los canales del DIP en circuito abierto (OFF).
7. Cuando se vayan a comprobar las tablas de verdad de los MVB J-K y T, realizar los
cambios en el DIP cuando Dr se encuentre en 0 (apagado) para poder observar mejor
como dependen las entradas de control (sincrnicas) del flanco negativo del reloj.
8. Comprobar la tabla de verdad del MVB J-K disparado por flanco negativo (TPN), que se
encuentra en la pgina 43 del manual indicado,. Este MVB est representado por Q1 y Q'1
en el circuito topolgico 2, donde J est en el canal 1 del DIP y K en el canal 2. (CI 74LS76).
9. Observar como al dar un pulso en J, Q guarda ese valor despus de ser retirado el pulso,
hasta que este valor sea retirado (activado K).
10. Comprobar la tabla de verdad del MVB tipo D, que en este caso es disparado por flanco
negativo (TPP). En el circuito topolgico 2, est representado por Q2 y Q'2. En el DIP, la
entrada de control D se encuentra en el canal 3, (CI 74LS74).
11. Observar el MVB tipo T, que est representado por Q3 y Q'3, como realiza su
complemento justo cuando Dr pasa de 1 a 0, (CI 74LS76).
12. Llevar las entradas de control J y K a 1.

13. Disminuir con el desarmador la resistencia en el preset.
14. Cerrar el canal 4 del DIP, activando as la entrada asincrnica PRE y observar qu sucede
en el circuito.
15. Regresar a OFF la entrada 4 del DIP (desactivar PRE).
16. Cerrar el canal 5 del DIP, que es la entrada asincrnica CLR y observar qu sucede en el
circuito.
17. Conectarle un inversor al pulso del reloj, para que a los circuitos integrados llegue la
seal de reloj invertida.
18. Anotar las observaciones.
19. Agregar en el reporte correspondiente a esta prctica el diagrama de la configuracin
interna de los circuitos integrados utilizados.
CUESTIONARIO
1. Qu sucede el los LED cuando es activada la entrada asincrnica PRE?
2. Qu sucede en los LED cuando es activada la entrada asincrnica CLR?
3. Qu tipo de flanco es el que dispara a los MVB utilizados?
4. Cuando invertiste el pulso de reloj cmo se comport el disparo por flanco?
5. Cuando llevaste las entradas J y K a 1 este MVB se comport como tipo T?
6. De qu manera podras hacer el MVB S-C sincronizado por reloj?
7. En base a los conocimiento obtenidos de los multivibradores, disear un eliminador de

rebotes.
PRCTICA 8
Nombre de la prctica: Contador binario de 4 y 8 bits.
Objetivo de la prctica: Comprobar en el laboratorio un circuito contador binario de 4 y 8 bits.

Disear un contador de 10 dcadas, utilizando 2 contadores 74LS193, 2 exhibidores (display) y 2
decodificadores BCD de 7 segmentos 74LS47.
Duracin: 4 horas.
Material necesario:
9 diodos emisores de luz (LED)
Una de 1Kohms (R1), cuatro de 220ohms (R2), una de 22Kohms (R3) y nueve de 330ohms (R5)
Un preset de 1Mohm (R4)
Un push botton (reset o reinicio)
Un LM555, dos 74LS193, dos 74LS47, un 74LS04 y un 74LS21
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54629
CONTADOR 74193 (LS193/HC193)

La Figura 8.1, muestra el smbolo lgico y la descripcin de entrada y salida del contador
74193. Este contador puede describirse como un contador ascendente/descendente preiniciable
MOD-16, con conteo sincrnico, preiniciacin asincrnica y reiniciacin maestra asincrnica.
FIGURA 8.1. Contador ascendente/descendente preiniciable 74193. a) Smbolo lgico, b)

Descripcin entrada/salida y c) Tabla de seleccin de modos.
Descripcin de la funcin de cada entrada y salida:
ENTRADAS DE RELOJ CPU Y CPD. El contador responder a las TPP (Transicin de Pendiente
Positiva) en una de las dos entradas de reloj. CPU es la entrada de reloj de conteo ascendente.
Cuando se apliquen los pulsos a esta entrada, el contador se incrementar (contar hacia arriba)
en cada TPP hasta llegar a un conteo mximo de 1111; entonces se recicla a 0000 y vuelve a
comenzar. CPD es la entrada de reloj de conteo descendente. Cuando se apliquen los pulsos a esta
entrada, el contador decrementar (contar hacia abajo) en cada TPP hasta llegar a un conteo
mnimo de 0000; entonces se recicla a 1111 y vuelve a comenzar. De este modo se usar una
entrada de reloj para contar en tanto la otra est inactiva (se conserva en ALTO).
REINICIACIN MAESTRA (MR). Esta es una entrada asincrnica activa en ALTO que reinicia al
contador en el estado 0000. MR es un reiniciador de CD (corriente directa), de manera que tendr
al contador en 0000 en tanto que MR=1. Tambin elimina todas las otras entradas.
ENTRADAS PREINICIABLES. Los multivibradores , MVB (flip-flop), del contador pueden

preiniciarse en los niveles lgicos presentes en las entradas de datos paralelas P0-P3, pulsando
momentneamente la entrada de carga paralela PL' de ALTO a BAJO. Esta es una preiniciacin
asincrnica que elimina la operacin de conteo. No obstante, PL' no tendr efecto si la entrada
MR se encuentra en su estado activo ALTO.
SALIDAS DEL CONTEO. El conteo regular siempre est presente en las salidas Q0-Q3 de los MVB,
donde Q3 es el bit menos significativo (LSB, por sus siglas en ingls) y Q0 es el bit ms significativo
(MSB, por sus siglas en ingls).
SALIDAS FINALES DEL CONTEO. Estas salidas se utilizan cuando dos o ms unidades del 74LS193
se conectan como contador con etapas mltiples, para producir un nmero MD mayor. En el
modo de conteo ascendente, la salida TC'U del contador de orden inferior se conecta a la entrada
CPU del siguiente contador de orden superior. En el modo de conteo descendente, la salida TCD del
contador de orden inferior se conecta a la entrada CPD del siguiente contador de orden superior.
FIGURA 8.2 a) Lgica de la unidad 74193 para generar TC'U; b) Lgica para generar TC'D
TCU es el conteo ascendente final (tambin llamado acarreo). Se genera en el 74193 utilizando la
lgica que se muestra en la Figura 8.2 a). Evidentemente TC'U ser BAJO slo cuando el contador
se encuentre en el estado 1111 y CPU sea BAJO. As, TC'U permanecer en ALTO cuando el
contador cuente hacia arriba de 0000 a 0001. En la siguiente TPP de CPU, el conteo pasa a 1111,
pero TC'U no pasa a BAJO sino hasta que CPU retorna a BAJO. La siguiente TPP en CPU recicla el
contador a 0000 y tambin ocasiona que TC'U retorne a ALTO. Esta TPP en TC'U ocurre cuando el
contador se recicla de 1111 a 0000 y se puede utilizar para cronometrar un segundo contador
ascendente 74193 a su siguiente conteo superior.
TC'D es la salida del conteo descendente final (tambin llamado prstamo). Se genera como se
muestra en la Figura 8.2 b). Normalmente es ALTO y no pasa a BAJO sino hasta que el contador
haya contado hacia abajo hasta el estado 0000 y CPD sea BAJO. Cuando la siguiente TPP en CPD
recicla el contador a 1111, ocasionando que TCD retorne a ALTO. Esta TPP en TCD se puede usar
para cronometrar un segundo contador descendente 74193 en su siguiente conteo inferior.
DIRECCIN DEL CONTEO (+ o -). Las entradas CTU y CPD se muestran como dos etiquetas distintas
porque tienen efectos internos diferentes. Primero se considerar la etiqueta superior. Esta
etiqueta para la entrada CTU es 2+. El signo (+) indica que una TPP en esta entrada incrementar
en 1 el conteo; en otras palabras, causar que el contador cuente de manera ascendente. Del
mismo modo, la etiqueta superior para la entrada CPD tiene un signo (-) para sealar que esta
entrada disminuye en 1 el valor del conteo; en otras palabras, causa que el conteo sea
descendente.
Armar el siguiente circuito:
Circuito topolgico 1. Contador binario de 0 a 15.
Ajustar la resistencia en el preset con el desarmador de tal forma que se pueda observar
el conteo binario en los LED.
Comprobar la numeracin binaria de 0 a 15.
Conectar P1 y P2 (terminales 1 y 10) a VCC.
Desconectar PL' (terminal 11) de VCC y conectarla a TC'U (terminal 12).
Observar y anotar lo que sucede en los LED.
Regresar P1 y P2 a GND (tierra) y desconectar PL' de TC'U y conectar PL' a VCC.
Conectar la seal de reloj a CPD (terminal 4, conteo descendente) y CPU (terminal 5,

conteo ascendente) a VCC.
Observar y comprobar el conteo binario descendente de 15 a 0.
Conectar P1 y P2 a VCC (terminales 1 y 10), desconectar PL' de VCC (terminal 11) y

conectarla a TC'D (terminal 13).
Anotar lo que sucede.
Circuito topolgico 2. Contador binario de 0 a 255.
Observar el conteo binario ascendente en los 8 LED.
Realizar las conexiones necesarias para que el conteo binario sea descendente (de 255 a
0)
Circuito topolgico 3. Circuito que cuenta de 0 a 99.
Con el desarmador modificar la resistencia del preset y al mismo tiempo observar los
exhibidores (display).
Como las salidas Q0 Q1 Q2 Q3, realizan conteo binario de 0 a 15 y para un conteo decimal nada
ms se necesita de 0 a 9; entonces se le adapta una compuerta Y (AND) de 4 entradas al contador,
de tal forma que cuando se encuentre el conteo en 10b (1010) se ajusta la conexin con dos
inversores para poder activar la compuerta Y y su salida se utiliza para activar a MR (reiniciacin
maestra), para poder llevar al contador a 0000 obteniendo un ciclo en el contador de 0 a 9.
Esta misma salida invertida incrementar el contador de las decenas (contador 2). Usando el
74LS192 el diseo se hubiera facilitado mucho.
De esta misma manera se obtiene el ciclo de 0 a 9 para las decenas, cual se observa en el
logigrama siguiente:
CUESTIONARIO
En el circuito topolgico 3:
1. Qu sucede al aumentar la resistencia en el preset?
2. Qu sucede al disminuir la resistencia en el preset?
3. Cul es la cantidad mxima que aparece en los exhibidores (display)?
En el circuito integrado 74193:

4. Qu utilidad tienen las entradas preiniciables?
5. Qu relacin tienen CPU y TC'D?
6. Qu relacin tienen CPD y TC'D?
7. Qu relacin tienen CPU y TC'D?
8. Qu utilidades le puedes dar a este contador? Menciona tres de ellas.
9. Disear un circuito contador de 6 dcadas, (0 a 59) basndose en el diseo del circuito
topolgico 3 y su logigrama.
10. . Disear un reloj que contenga 6 exhibidores, 2 que indiquen las horas, 2 los minutos y 2
los segundos. Recordar que el conteo en los 2 exhibidores de las horas es de 1 a 12 o de 0
a 24 y en los minutos y segundos de 0 a 59.
PRCTICA 9
Nombre de la prctica: Registros de corrimiento.
Objetivo de la prctica: Comprobar en el laboratorio la transferencia de datos en serie y en

paralelo, utilizando en la transferencia registros de corrimiento.
Duracin: 2 horas.
Material necesario:
10 diodos emisores de luz (LED)
Un DIP
Una de 22Kohms (R1), cinco de 1Kohms (R3) y diez de 330ohms (R3)
Un push botton (reset o reinicio)

Un LM555, tres 74LS76 y un 74LS273
Autores
Telfono: 5729-6000

extensin: 54326
extensin: 54629
INTRODUCCIN
ALMACENAMIENTO Y TRANSFERENCIA DE DATOS
Por mucho, el uso ms frecuente de los multivibradores (flip-flop), MVB, es para
almacenamiento de datos o informacin. Los datos pueden representar valores numricos (por
ejemplo, nmeros binarios decimales codificados en BCD). Estos datos generalmente se
almacenan en grupos de multivibradores llamados registros.
La operacin que se realiza con ms frecuencia sobre los datos almacenados en un
multivibrador o registro es la transferencia. Esta operacin comprende la transferencia de datos
de un multivibrador o registro a otro. La Figura 9.1, ilustra la forma en que la transferencia de
datos puede llevarse a cabo entre dos multivibradores mediante el uso de MVB tipos S-C, J-K y D.
En este caso, el valor lgico que est almacenado normalmente en el MVB A es transferido al
MVB B en la TPN (Transicin de Pendiente Negativa) del pulso de transferencia. De este modo,
despus de esta TPN la salida B ser la misma que la salida A.
Las operaciones de transferencia de la Figura 9.1, son ejemplos de transferencia sincrnica,

puesto que las entradas sincrnicas y CLK (CLoK-reloj) se utilizan para realizar la transferencia.
Una operacin de transferencia puede obtenerse asimismo utilizando las entradas asincrnicas de
un MVB. La Figura 9.2, muestra cmo obtener una transferencia asincrnica utilizando las
entradas PREINICIO (PRE) y BORRAR (CLR) de cualquier tipo de MVB. Aqu las entradas
asincrnicas responden a niveles BAJOS.
Cuando la lnea de habilitacin de la transferencia se mantiene en el estado BAJO, las dos

salidas de la compuerta NO-Y (NAND) se conservan en ALTO, sin efecto de las salidas del MVB.
Cuando la lnea de habilitacin de la transferencia se hace ALTA, una de las salidas de la
compuerta NO-Y pasar a BAJO respondiendo del estado de las salidas A y A'. Este estado BAJO
iniciar o borrar el multivibrador B al mismo estado que el multivibrador A. Esta transferencia
asincrnica se hace independientemente de las entradas sincrnicas y CLK del MVB. Se denomina
asimismo transferencia no secuencial, puesto que los datos llegan al multivibrador B aunque las
entradas sincrnicas sean activas.
TRANSFERENCIA PARALELA DE DATOS

La Figura 9.3, muestra la transferencia de datos de un registro a otro mediante el uso de
multivibradores tipo D. El registro X consta de los multivibradores X1, X2 y X3; el registro Y consta
de los MVB Y1, Y2 y Y3. Cuando se aplique el pulso de transferencia, el valor almacenado en X1 ser
transferido a Y1, X2 a Y2 y X3 a Y3.
La transferencia del contenido de registro X al registro Y es una transferencia sincrnica.

Tambin se le conoce como transferencia paralela, ya que el contenido de X1, X2 y X3 se transfiere
simultneamente a Y1, Y2 y Y3. Si se efectuara una transferencia serial, el contenido del registro X
sera transferido al registro Y, un bit a la vez.
Es importante comprender que la transferencia paralela no cambia el contenido del registro
que sirve como fuente de datos.
TRANSFERENCIA SERIAL DE DATOS
Antes de describir la transferencia serial de datos, primero es necesario examinar la

constitucin del registro bsico de corrimiento. Un registro de corrimiento es un grupo de
multivibradores conectado de tal forma que los nmeros binarios almacenados en l son
desplazados de un MVB al siguiente, con cada pulso de reloj. Sin duda, ya se conoce la forma de
operar de las calculadoras electrnicas, en que los dgitos que aparecen sobre la pantalla se
desplazan a la izquierda cada vez que se proporciona un nuevo dgito. Esta es la misma accin que
se lleva a cabo en un registro de corrimiento.
La Figura 9.4 a), muestra una forma de conectar varios multivibradores tipo J-K para que
funcionen como un registro de corrimiento de 4 bits. Ntese que los MVB estn conectados de
manera que la salida de X3 se transfiere en X2, X2 en X1 y X1 en X0, Esto significa que, hasta la
incidencia del pulso de corrimiento, cada MVB toma el valor almacenado anteriormente en el
multivibrador a su izquierda. El MVB X3 toma un valor determinado por las condiciones presentes
en sus entradas J y K cuando ocurre el pulso de corrimiento. Por ahora supondremos que las
entradas J y K de X3, estn conectadas a la forma de onda de ENTRADA DE DATOS que se muestra
en la Figura 9.4 b). Tambin se supondr que todos los multivibradores se encuentran en estado 0
antes de aplicarse los pulsos de corrimiento.
Las formas de onda de la Figura 9.4 b), muestran la forma en que los datos de entrada pasan de
la izquierda a la derecha de un MVB a otro, cuando se aplican los pulsos de corrimiento. Cuando
ocurra la primera TPN al tiempo T1, cada uno de los multivibradores X2, X1 y X0 tendrn la
condicin J=0 y K=1 presente en sus entradas debido al estado del MVB y X0 tendr la condicin
J=0, K=1 presente en sus entradas debido al estado del MVB de la izquierda. El multivibrador X3
tendr la condicin J=0, K=1 debido a la ENTRADA DE DATOS. El multivibrador X2 pasar a ALTO,
el MVB X3 pasar a BAJO y los multivibradores X1 y X0 permanecern en BAJO.
Se puede usar una razonamiento semejante para determinar la manera en que las formas de
onda cambian al T3 y T4. Note que cada TPN de los pulsos de corrimiento, cada salida del MVB
toma el nivel que se encontraba presente en la salida del MVB a su izquierda antes de la TPN. Por
supuesto, X3 toma el nivel que estaba presente en la ENTRADA DE DATOS anterior a la TPN.
Requisito de tiempo de retencin. En este arreglo de registro de corrimiento es necesario que los
MVB tengan un requisito de tiempo de retencin muy pequeo, porque hay instantes en que las
entradas J y K se encuentran cambiando casi al mismo tiempo que la transicin CLK. Por ejemplo,
la salida X3 cambia de 1 a 0 en respuesta a la TPN al tiempo T2, ocasionando que las entradas J y K
de X2 cambien, mientras su entrada CLK se encuentra cambiando. En realidad, debido al retardo

en la propagacin de X3, las entradas J y K de X2 no cambiarn en un tiempo corto despus de la
TPN. Por esta razn, debe implantarse un registro de corrimiento a partir de multivibradores
disparados por flanco que tengan un valor tH menor que el retardo de propagacin del MVB (del
CLK a la salida). Este ltimo requisito se cumple fcilmente con los MVB ms modernos
disparados por flanco.
TRANSFERENCIA SERIAL ENTRE REGISTROS

La Figura 9.5, muestra dos registros de corrimiento de 3 bits conectados de modo que el
contenido del registro X sea transferido al registro Y. Se utilizan multivibradores tipo D por cada
registro de corrimiento, ya que esto requiere de menos conexiones que los MVB J-K. Ntese la
forma en que X0, ltimo MVB del registro X, est conectado a la entrada de Y2, primer MVB del
registro Y. De esta manera, cuando se aplican pulsos de corrimiento, la transferencia de
informacin se lleva a cabo como sigue:
X2 => X1 => X0 => Y2 => Y1 => Y0. El MVB X2 pasar a estados determinados por su entrada D. Por
ahora, D se mantendr BAJO, de modo que X2 pasar a BAJO en el primer pulso y ah se quedar.
Para ilustrar lo anterior, supngase que antes de que se aplique algn pulso, el contenido del
registro X es 101 (es decir, X2=1, X1=0 y X0=1) y el registro Y se encuentra en 000. Consulte la tabla
de la Figura 9.5 b), la que muestra la forma en que los estados de cada MVB cambian cuando se
aplican los pulsos de corrimiento. Deben observarse los siguientes puntos:
En la transicin con pendiente negativa de cada pulso, cada MVB toma el valor que
estaba almacenado en el MVB a su izquierda antes de que ocurra el pulso.
Despus de 3 pulsos, el primero que inicialmente se encontraba en X2 est en Y2, el 0 que

al principio estaba en X1 est en Y1 y el 1 que estaba en X0 est en Y0. En otras palabras, el
nmero 101 almacenado en el registro X ha sido transmitido ahora al registro Y. El
registro X se encuentra en 000; no tiene ya la informacin original.
La transferencia completa de los 3 bits de datos requiere de 3 pulsos de corrimiento.
TRASFERENCIA PARALELA CONTRA SERIAL

En la transferencia paralela, toda la informacin es transferida simultneamente por un
comando nico sin importar cuantos bits se transfieran. En la transferencia serial, como lo
ejemplifica la Figura 9.5, la transferencia completa de N bits de informacin requiere de N pulsos
de reloj (3 bits requieren 3 pulsos, 4 bits 4 pulsos, etc.) La transferencia paralela, por lo tanto, es
obviamente mucho ms rpida que la transferencia serial, usando registros de corrimiento. En la
transferencia paralela, la salida de cada MVB del registro X se conecta a una entrada
correspondiente del MVB en el registro Y. Y en la transferencia serial, slo el ltimo MVB del
registro X se conecta al registro Y. En general, la transferencia paralela necesita ms
interconexiones de entrada al registro emisor (X) y el receptor (Y) que la transferencia serial.
Esta diferencia se hace ms obvia cuando se transfiere un nmero mayor de bits de
informacin. Esta es una consideracin importante cuando los registros emisor y receptor estn
separados uno del otro, ya que determina cuantas lneas (alambres) se necesitan en la
transmisin de la informacin.
La eleccin de la transmisin paralela o serial depende de la aplicacin del sistema y de las
especificaciones. Con frecuencia se usa una combinacin de los dos tipos para sacar ventajas de la
velocidad de la transmisin paralela y de la economa y simplicidad de la transferencia serial.
NOTA: En los circuitos topolgicos siguientes, las resistencias que limitan la corriente en los LED
son de 330 ohms.
Estudiar en el manual ECG las configuraciones internas de los circuitos integrados 74LS76
y 74LS273.
Armar el siguiente circuito topolgico:
Ajustar el preset a una frecuencia que sea observable en los LED.
Oprimir el pushbutton y observar a los 3 pulsos de reloj, como el registro X ha quedado

en el registro Y, como lo ilustra la Figura 9.5. Al oprimir el botn, se est preiniciando X2 y
X0 de tal forma que se obtiene 101 en el registro X.
Oprimir nuevamente el botn cuando el LED Dr se encuentre apagado y posteriormente

cuando se encuentre encendido.
Anotar lo observado.
NOTA: El registro X como el registro Y son de 3 bits, este primer registro se debe desplazar tal
como lo indica la Figura 9.5, si no es as, ajustar otra frecuencia en el preset.
Armar el siguiente circuito topolgico:
Abrir todos los canales que se utilizan del DIP.
Elegir el registro X (4 bits) que se requiere transferir (X3, X2, X1, X0), al registro Y (Y3, Y2, Y1,
Y0) manipulando los canales del DIP del 1 al 4.
El pushbutton, es el que borra el registro Y en los multivibradores tipo D en el circuito integrado

en la terminal 1 y sta se activa en BAJO.
Cerrar el canal 8 del DIP.
El canal 8 del DIP es el que cierra y abre el circuito que conduce el pulso del reloj, la
transferencia de realiza hasta que el circuito integrado recibe el pulso.
Observar la transferencia del registro.
Oprimir el pushbutton.
Realizar las transferencias.
Armar el siguiente circuito topolgico. En este caso los registros X e Y son de 3 bits.
Ajustar el preset a su mxima resistencia para obtener una frecuencia baja de reloj.
Cerrar el canal 1 del DIP y observar lo que sucede en los LED.
Abrir el canal 1 del DIP.
Abrir y cerrar el canal 1 del DIP a la misma frecuencia del reloj para obtener en los 3
primeros LED (X2, X1, X0) 101, ya obtenido este registro, abrir el canal 4 del DIP para evitar
la llegada del pulso del reloj al circuito integrado 74LS273 y prevenir que siga el recorrido
del registro.
Ya observado el registro en los 3 primeros LED, cerrar el canal 4 del DIP y contar 5 pulsos
de reloj y volver a abrir el canal 4.
Observar como se recorri el registro 101 (X2, X1, X0) a los 3 ltimos LED (Y1, Y1, Y0)
Anexar una conexin: conectar la terminal 3 con la terminal 19.
Observar y explicar lo que sucede.
NOTA: Abrir y cerrar el canal 4 del DIP slo cuando el LED Dr se encuentre encendido.
CUESTIONARIO
1. Cul es el mtodo ms rpido para transferir datos de un registro a otro: transferencia
paralela o transferencia serial?
2. Cul es la ventaja principal de la transferencia serial sobre la transferencia paralela?
3. Qu sucedi en el circuito topolgico que utiliza MVB tipo D, al anexar la conexin de la
terminal 3 con la 19?
4. Por qu?
5. Si necesitaras transferir un dato que consta de 16 bits de un registro a otro, cul de los
dos mtodos conocidos utilizaras?
6. Respecto a la pregunta anterior, qu tipo de MVB utilizaras: J-K o D?
PRCTICA 10
Nombre de la prctica: Proyectos: Ruleta Digital y Traga Monedas.
Objetivo de la prctica: Realizar dos aplicaciones para jugar mediante el uso de multivibradores
biestables J-K, cuando son disparados por flanco negativo(TPN, Transicin de Pendiente Negativa).
Usar circuitos integrados CMOS de alta velocidad.
Duracin: 2 horas.
Material necesario:
35 diodos emisores de luz (LED), 16 rojos, 16 verdes y 3 amarillos. Tres exhibidores (display) de
nodo comn
Dos interruptores pulsantes NA
Veinticuatro de 220ohms , dos de 390ohms y siete de 1Kohms

3 tablillas de conexiones (protoboard) y 2 tablillas de desarrollo
Dos 74Hc132, tres 74HC04, dos 74HC11, cinco 74HC73 o 74HC76 y dos 74HC154
Un capacitor de 200microFarad, dos de 100microfaradas, dos de 500microfaradas y uno de
5microfaradas
Un desarmador pequeo y pinzas
Manual High Speed CMOS de Motorola
Autores
Telfono: 5729-6000

extensin: 54326
Alumno PIFI: Arin Durn Beltrn
extensin: 54632
RUEDA DIGITAL: LOS MULTIVIBRADORES (flip-flop) J-K EN ACCIN

El proyecto de la Rueda Digital o Ruleta Digital, mostrado en la Figura 10.1, es una aplicacin
llamativa para los multivibradores (MVB) tipo J-K. Se ponen 32 diodos emisores de luz (LED, por
sus siglas en ingls) distribuidos sobre una circunferencia, colocando un LED ms en el centro de la
misma. 16 de los LED son verdes y 16 rojos, intercalados de tal modo que los diodo nones sean de
color verde y los pares de color rojo. El esquema del proyecto se presenta en la Figura 10.2.
FIGURA 10.1. Arreglo fsico de la RULETA DIGITAL
FIGURA 10.2. Esquema del Proyecto de la RULETA (rueda) DIGITAL

Cuando se presiona el interruptor S, los LED se encienden en secuencia alrededor del crculo,
mientras que el LED del centro se encender una vuelta s y otra no. Al soltar el interruptor S, los
LED del permetro continan la secuencia por algunos segundos, parando finalmente con slo un
LED encendido.
El circuito consiste de 3 bloques funcionales, segn lo sugiere la Figura 10.3. El primer bloque
contiene dos decodificadores hexadecimales 74HC154. El segundo bloque contiene seis MVB J-K
(tres 74HC73 duales). Un tercer bloque lo forma un reloj implementado a base de compuertas
inmunes al ruido, que brinda una seal cuadrada de frecuencia fija y un circuito RC para sostener
algunos segundos la operacin, una vez que se suelta el interruptor S.
FIGURA 10.3. Diagrama funcional de la RULETA DIGITAL

Los multivibradores realizan tres funciones:
1. Los primero cuatro MVB proporcionan un conteo binario para los decodificadores.
2. El quinto MVB habilita a uno de los dos decodificadores a la vez.
3. El sexto y ltimo MVB enciende el LED central una vuelta s y otra no.
El decodificador 74HC154, cuya distribucin de terminales se ofrece en la Figura 10.4, es

conocido como el decodificador de 4 a 16, aunque tambin funciona como un demultiplexor de 1
a 16. Tiene 4 entradas en binario natural (A0, A1, A2 y A3); diecisis salidas activas en BAJO y dos
seales de habilitacin activas en BAJO. Si ambas seales de habilitacin estn en BAJO, para un
cdigo dado de entrada, una y slo una, de las salidas se activar en BAJO, permaneciendo en
ALTO todas los dems. Si una o las dos seales est en ALTO, todas las salidas son ALTO.
FIGURA 10.4. Decodificador 4 a 16 74HC154, CMOS de alto rendimiento

Al avanzar el conteo binario que se aplica a los 74HC154 una de sus 16 salidas se hace BAJO en
secuencia, prendiendo un LED cada ocasin (Figura 10.2). Con dos 74HC154, se encienden 32
LED, uno a la vez.
Veamos con mayor detalle el esquema dado en la Figura 10.2:

El reloj se forma con dos compuertas NO-Y (NAND), A y B, con disparador de Schmitt de un
integrado TTL (74HC132). Los resistores R4 y R5 junto con el capacitor C1 determinan la frecuencia
de salida. La compuerta NO-Y, C, permite la propagacin de los pulsos de reloj cuando S est
presionado. Cuando se suelta S, la carga elctrica almacenada en C2 se fuga a travs del resistor
R3. Con los valores elegidos, toma como 3 segundos hacer que la salida de la compuerta C se haga
ALTO, deteniendo as al contador binario, pues los pulsos de reloj dejan de propagarse.
Los seis MVB se conectan para conmutar, esto es, para funcionar como divisores de frecuencia.
Como tales, ellos forman un contador binario de 0 a 15 y reciclar. Con cuatro MVB (MVB1 a MVB4)
conectados en cascada. Con la salida Q del primero conectada a la entrada de reloj del segundo y
as sucesivamente, podemos tomar el conteo binario de cada salida Q y conectar a las entradas A0
a A3 de ambos 74HC154.
Para lograr que los 32 LED se enciendan en secuencia, slo uno de los 74154 debe habilitarse a
la vez. Primero habilitamos U1, para encender los LED 1 a 16. despus lo deshabilitamos mientras
habilitamos a U2. El segundo 74154 enciende los LED 17 a 32. El ciclo se repite una y otra vez.
La funcin del MVB5 es habilitar a uno de los decodificadores, mientras deshabilita al otro.
Notar que la salida Q' del MVB5 se conecta a la entrada E1- de U2, y su salida Q se conecta a la
entrada E1- de U1. Sabemos que Q y Q' estarn siempre en estados opuestos. Como el 74HC154
tiene dos entradas de habilitacin que deben estar en BAJO ambas para que sea habilitado y
dado que una de ellas la enviamos a BAJO permanentemente (la entrada E0-) cuando Q es BAJO,
Q' ser ALTO y U1 estar habilitado, mientras que U2 no lo estar. Al revs, cuando Q es ALTO, Q'
ser BAJO, y ser U2 el que est habilitado. Dado que el MVB, que es el divisor final de la cascada
de multivibradores, tiene un LED conectado a su terminal Q'. La mitad del tiempo dicha salida es
BAJA y la otra mitad es ALTA. Por ello, para una vuelta de la rueda de los LED (32 pulsos de reloj)
D33 se enciende y en la prxima vuelta se apaga.
Armar el circuito de la Figura 10.2 y hacerlo funcionar segn la explicacin dada.
Anexar al reporte correspondiente a esta prctica el diagrama de la configuracin interna

de los 3 circuitos integrados utilizados.
El multivibrador 74HC73
La Figura 10.5, muestra la configuracin de terminales, el smbolo lgico y la tabla de
operacin de este MVB disparado con flancos negativos en su entrada de reloj y con seal de
borrado activa en BAJO.
FIGURA 10.5. Multivibrador dual J-K, con seal de reinicio, de la familia CMOS
a) Smbolo lgico, b) Tabla de verdad
NOTA: El 74HC73 es funcionalmente igual al 74HC107, con distribucin diferente de terminales
El circuito integrado 74HC132
FIGURA 10.6. Compuerta NO-Y (NAND) cudruple, con disparador de Schmitt en la entrada, de la
familia CMOS
a) Configuracin de terminales y b) Caractersticas de transferencia de entrada salida, producida
por el disparador de Schmitt
CUESTIONARIO
1. Cules son los tres tipos de disparo de un MVB?
2. Cuntos multivibradores se necesitan para dividir una frecuencia entre 8?
3. Si conectamos J y K a ALTO, qu pasa al ocurrir un disparo del MVB?
4. Qu elementos pasivos determinan el tiempo de giro cuando es soltado S?
5. Cul es la funcin del MVB5 y del MVB6?
6. Cmo haras el esquema si no dispones del 74HC154, pero s de cuatro 74HC138?
7. En base a los conocimientos adquiridos de los MVB, disear un contador de 0 a 12 cclico.
MQUINA TRAGA MONEDAS DIGITAL

Continuaremos con el tema ldico (relativo al juego) y daremos atencin a un juego ms
complicado: la mquina traga monedas digital. Este proyecto representa un autntico reto a los
alumnos, aunque es necesario que el estudiante realice este tipo de proyectos, pues cuenta con
todos los conocimientos para tal fin.
A pesar de que los MVB forman parte pequea del circuito, los elementos que constituyen el
resto del mismo han sido vistos en el curso de Circuitos Lgicos.
OPERACIN DE LA MQUINA TRAGA MONEDAS

La mquina traga monedas digital consiste de 3 mdulos de 7 segmentos de nodo comn de
despliegue visual. Ellos exhiben una C por cereza, una L por lima, una O por oliva y una A por
aguacate. Cuando las tres lecturas coinciden (presentan la misma letra) los LED de gane cintilan a
una tasa de 4Hz. Al presionar el interruptor S (normalmente abierto) las tres lecturas cambian
rpidamente. Al soltar el interruptor, la lectura ms a la izquierda se detiene primero, luego se
detiene la de en medio y por ltimo se detiene la de la derecha. La probabilidad de que salgan
tres A es de 1/64, por lo que una de cada 16 veces existe un gane.
El diagrama a bloques de la mquina traga monedas digital se muestra en la Figura 10.7.
Consiste de tres circuitos de despliegue visual y un circuito de premio. Notar que los cuatro
circuitos contienen un oscilador, una seccin lgica combinatoria y exhibidores con LED de algn
tipo. Los circuitos de despliegue lo hacen con LED en mdulos de 7 segmentos, mientras que el
circuito de premio lo hace con LED discretos.
FIGURA 10.7. Diagrama a bloques de la mquina traga monedas digital

Cada circuito de despliegue es igual, excepto por la velocidad del oscilador. (Se varan las
velocidades de los osciladores para que el juego sea ms azaroso). Adems, los circuitos de
retardo, que determinan que tanto tarda cada lectura en detenerse, se varan para cada
despliegue.
El circuito de gane se dispara para que los LED cintilen a 4Hz cuando las tres lecturas muestren
la misma letra. Slo cuando todas las lecturas son idnticas, la lgica de premiado permite que la
seal del oscilador de 4Hz pase a los diodos emisores de luz (LED, por sus siglas en ingls).
CIRCUITOS DE EXHIBICIN: RELOJ Y RETARDO

En la Figura 10.8, se puede apreciar el circuito oscilador que genera la seal peridica conocida
como reloj. Su periodo depende de los resistores R22 y R23, as como del valor del capacitor C1.
Tambin se muestra el circuito de retardo formado por C2 y R24. El capacitor C2 se carga a travs
del diodo D1 cuando se presiona S1. Al soltar S1, los pulsos de reloj siguen pasando por la
compuerta U5A hasta que el capacitor C2 se descarga a travs de R24. Cuando esto pasa, la salida
de dicha compuerta queda en ALTO.
FIGURA 10.8. Circuitos de reloj, de retardo e interruptor comn.
CIRCUITOS DE EXHIBICIN: LGICA DE DECODIFICACIN

La salida de reloj de U5A se enva al MVB2, el primero de los dos multivibradores en cascada
(MVB1 y MVB2) segn ilustra la Figura 10.10. Las cuatro terminales de salida de los MVB son a su
vez conectadas a la lgica de decodificacin formada por las compuertas U1A, U1B, U1C y U1D,
ms dos inversores. En su salida, la lgica decodificadora excita un mdulo de 7 segmentos de
nodo comn.
Los LED de segmento se encienden de forma individual para formar las letras A, L, O y C cuando
la lgica decodificadora as se los manda. En otras palabras, la lgica decodificadora determina
que letra se exhibe en el mdulo de 7 segmentos. Los MVB causan que la lgica decodificadora
altere su salida cada vez que un pulso de reloj pasa por la compuerta U5A. Veamos con ms
detalle el mdulo de 7 segmentos, la lgica decodificadora y los MVB, en el orden enunciado.
Como sabemos, con un mdulo de LED de nodo comn, si cualquier ctodo es puesto en BAJO
a travs de un resistor para limitar la corriente, el LED se encender. Notar que en el
esquemtico del proyecto, los LED en segmentos e y f estn permanentemente aterrizados a
travs de los resistores R5 y R6, por lo que siempre se encendern. Ello es necesario pues las letras
A, L, O y C requieren que ambos segmentos (e y f) estn encendidos.
Para formar las letras completas hay que encender otros LED en segmento, llevndolos a BAJO.
La funcin de la lgica decodificadora es llevar los segmentos apropiados a BAJO para formar las
letras A, L, O y C, una a la vez.
La lgica decodificadora se forma con varias compuertas, segn vemos en la Figura 10.9. Los
MVB proporcionan a la lgica decodificadora 4 combinaciones de BAJO y ALTO. La decodificacin
de ellas produce BAJOS y ALTOS para encender los LED adecuados para cada combinacin.
FIGURA 10.9. Lgica decodificadora.
Por ejemplo, cuando las salidas Q de ambos multivibradores estn en BAJO, como en la Figura
10.9, el circuito decodificador har que aparezca la letra A en el mdulo. Recordar que los
segmentos e y f estn en BAJO (aterrizados). Se puede hacer un anlisis similar para las otras 3
combinaciones, para corroborar las letras de las frutas.
En la Figura 10.9, realizada con OrCAD Express, tambin se consignan puertos jerrquicos, A1,
An1, B1, etc, pues dicho paquete permite que un diagrama esquemtico tenga otros debajo de l,
formando una jerarqua. Dichos puertos jerrquicos permiten la conexin entre hojas diferentes,
para su verificacin, su documentado o simulacin.
Las entradas al circuito de decodificacin arriban desde dos MVB en cascada (divisin entre 2 y
divisin entre 4). Las salidas Q y su negada, de cada MVB, para una onda de entrada en el reloj, se
muestran en la Figura 11.10 b). Las letras correspondientes que se producen en el mdulo se dan
a la derecha.
FIGURA 10.10. a) Multivibradores, mas lgica decodificadora y mdulo de despliegue

b) Sucesin de pulsos de reloj y las letras que se forman en el mdulo de despliegue.
CIRCUITERA DE "GANE"
La circuitera de premio, que se ofrece en la figura siguiente del diagrama de OrCAD Express
(que constituye la raz del diseo) acta para cintilar dos LED cuando los 3 mdulos exhiben la
misma letra, a una frecuencia de 4Hz. El oscilador que se compone de las compuertas U8B y U8C,
adems de R31, R32 y C7, enva sus pulsos de onda cuadrada a la entrada de la compuerta U10C. Si
las otras dos entradas (terminales 10 y 11) estn en ALTO la seal de reloj pasar y ser invertida
por U8D y U8E. Cuando las salidas de stas van a ABAJO los LED encienden, en caso contrario se
apagan. El pin 11 de U10C se hace ALTO cuando la entrada a la compuerta se hace BAJO, lo cual
sucede cuando el nivel lgico en el capacitor C6, que es que se tarda ms en descargarse, se hace
BAJO.
PROCEDIMIENTO
1. Probar en protoboard el circuito dado en las dos figuras que se anexan, con el diagrama
lgico.
2. Armar el circuito ya probado en una tablilla de desarrollo, incluyendo fuente, fusible y
lamparita de nen.

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PRCTICA 1

Nombre de la prctica: Compuertas Lgicas Bsicas y sus Tablas de Verdad

Objetivo de la Prctica: Comprobar las tablas funcionales o de verdad de los componentes

Prof. M. en C. Salvador Saucedo Flores extensin: 54632

Alumno PIFI: Eduardo Flores Meja

La operacin Y se ejecuta exactamente igual que la multiplicacin ordinaria de unos y ceros.

COMPUERTAS LGICAS NO-Y y NO-O

El smbolo correspondiente a una compuerta NO-O de 2

COMPUERTAS LGICAS O EXCLUSIVA Y SU COMPLEMENTO

La compuerta NO O EXC, en realidad combina las

El circuito topolgico tambin puede presentarse de la siguiente forma equivalente:

En una compuerta Y de 2 entradas; si en una de sus entradas recibe un 0 y en la otra un 1,

Si a una compuerta O llegan a sus entradas 2 unos, Cul es su salida?

Si en el circuito de la prctica se desconectan las entradas 1 y 2 del DIP, Qu es lo que

En un circuito integrado TTL (Transistor-Transistor-Logic, lgica-transistor-transistor) en las

Qu es lo que pasa con un LED si se conecta en polarizacin inversa?

A qu rango de voltaje se le considera un 1 lgico?

A qu rango de voltaje se le considera un 0 lgico?

Nombre de la prctica: lgebra de Boole

Objetivo de la prctica: Comprobar en el laboratorio el diseo optimizado de un circuito

Duracin: Dos horas

Prof. M. en C. Salvador Saucedo Flores extensin: 54632

Alumno PIFI: Eduardo Flores Meja

Dado el siguiente logigrama de un circuito lgico:

La funcin de salida Z del circuito anterior es:

La tabla de verdad de Z es:

Y el circuito topolgico, para generar Z, es:

Simplificando Z, utilizando el lgebra de Boole, se tiene:

El logigrama de la funcin reducida del circuito es:

La tabla de verdad de la funcin reducida es:

Y su circuito topolgico es:

El logigrama para esta funcin es:

La tabla de verdad es:

Finalmente, el circuito topolgico es:

Nombre de la prctica: Mapas de Karnaugh.

Objetivo de la prctica: Comprobar la importancia de los mapas de Karnaugh en la minimizacin

Prof. M. en C. Salvador Saucedo Flores extensin: 54632

Alumno PIFI: Eduardo Flores Meja

Las combinaciones de valores correspondientes a los equivalentes binarios de los nmeros

Llevando esta funcin al mapa de Karnaugh en forma de minitrminos, se tiene:

La funcin mnima resultante es:

Realizando el logigrama del circuito, se obtiene:

El circuito topolgico es el siguiente:

De la tabla funcional, se obtiene la funcin de salida f en forma cannica:

Llevando esta funcin a un mapa de Karnaugh, se tiene:

La funcin mnima es:

El logigrama de la funcin reducida es:

Y su circuito topolgico es:

La compuerta O de 7 entradas se obtuvo con 6 compuertas O de 2 entradas.

54/74F08 RANGOS GARANTIZADOS DE OPERACIN

Tpico Mnimo Mximo Unidad

54/74LS08 RANGOS GARANTIZADOS DE OPERACIN

Tpico Mnimo Mximo Unidad

Nombre de la prctica: Sumador y restador.

Objetivo de la prctica: Comprobar el funcionamiento del diseo de un semisumador, un

Prof. M. en C. Salvador Saucedo Flores extensin: 54632

Alumno PIFI: Eduardo Flores Meja

Donde X e Y son los sumandos, C el acarreo y S la suma.

La tabla funcional del semisumador es:

De la tabla funcional, los mapas K para S y C, son:

Y el circuito topolgico es:

Donde S se representa por D1 y C por D2.

SUMADOR COMPLETO: Cuando adems de tener los 2 bits correspondientes al cosumado y al