Europisches Patentamt

(19)

European Patent Office

Office europen
en des brevets
brevets

0 749

233

A1

DEMANDE DE BREVET E U R O P E E N

(12)

(43) Date de publication:

18.12.1996 Bulletin 1996/51

(51) |nt Cl.e: H04N 3 / 1 5

(21) Numero de depot: 96401275.1

(22) Date de depot: 12.06.1996
(84) Etats contractants designes:
DE GB IT SE
(30) Priorite: 14.06.1995 FR 9507079
(71) Demandeur: COMMISSARIAT A L'ENERGIE
ATOMIQUE
75015 Paris (FR)
(72) Inventeurs:
Pantigny, Philippe
38640 Claix (FR)
(54)

Audebert, Patrick
381 00 Grenoble (FR)
Mottin, Eric
38950 St Martin le Vinaux (FR)
Rothan, Frederic
38600 Fontaine (FR)
(74) Mandataire: Dubois-Chabert, Guy et al
c/o BREVATOME
25, rue de Ponthieu
75008 Paris (FR)

Dispositif et procd de numrisation pour dtecteurs photosensibles et procd de lecture

d'une matrice de dtecteurs photoniques

La prsente invention concerne un dispositif et

(57)
un procd de numrisation pour au moins un dtecteur
photosensible (DET(i,j)), qui dlivre un courant dont l'intensit varie en fonction du flux incident. Le dispositif
comprend un ensemble de points lmentaires (PEL(i,
j)) permettant de lire les signaux dlivrs par chaque dtecteur. La grandeur traite est la charge, chaque point
lmentaire ralisant une printgration du courant dlivr par un dtecteur correspondant et au moins une

chane de traitement de l'information comprenant un

dispositif de remise en forme effectuant une lecture de
la quantit de charges rsultante sous forme d'une impulsion de courant de manire conditionner les signaux dlivrs par les dtecteurs ; les signaux issus de
la (ou des) chane(s) de traitement tant multiplexs
vers au moins une sortie numrique.
L'invention concerne galement un procd de lecture d'une matrice de dtecteurs photoniques.

Printed byJouve, 75001 PARIS(FR)

(Cont. page suivante)

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PEL
(1,M)

FIG.
o
m
O
m
PEL
(N.M)

PEL
(N.1)
Dispositif de
Remise en forme
VAL HORLOGE 1
HNUM

Dispositif de
Remise en forme
VAL HORLOGE M

Compteur Binaire
de Nb bits

HNUM

1 Z

Compteur Binaire
> de Nb bits
7 r

Bus digital de sortie de Nb bits

5 B

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Description
Domaine technique
s

La prsente invention concerne un dispositif et un procd de numrisation pour dtecteurs photosensibles, et un

procd de lecture d'une matrice de dtecteurs photoniques.
Etat de la technique antrieure

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Le domaine de l'invention est celui des dispositifs de dtection de rayonnement, en particulier les rayonnements
mis aux longueurs d'ondes de l'infrarouge, du visible et des rayons X.
L'invention se rapporte plus particulirement l'utilisation d'une architecture de circuit de lecture spcifique en
vue de numriser les signaux issus des dtecteurs.
Les capteurs photosensibles fonctionnant dans le spectre allant des rayons X l'infrarouge sont destins l'imagerie ou au traitement d'information en vue notamment d'applications scientifiques. Le signal issu de ce capteur est
gnralement de type analogique et il est dlivr par un amplificateur de sortie. Ce signal est ensuite numris en
dehors du capteur pour tre utilis dans la chane de traitement.
Etat de l'art analogique
Les dispositifs de dtection photonique concerns par l'invention sont sont de deux types :
quantiques ;
thermiques
Dans les dtecteurs quantiques, les photons reus par le dtecteur sont convertis en lectrons et/ou trous selon
le principe de la dtection intrinsque (transition bande de valence bande de conduction directe) ou extrinsque
(transition entre niveau intermdiaire et bande de conduction). Les dtecteurs quantiques peuvent tre regroups en
deux catgories :
les dtecteurs photovoltaques dont l'intensit du courant varie en fonction du flux incident ;
les dtecteurs photoconducteurs dont la rsistance varie en fonction du flux incident.
Les dtecteurs thermiques peuvent tre regroups en deux catgories :

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so

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les dtecteurs bolomtriques rsistifs, la rsistance varie en fonction de l'nergie du rayonnement incident ;
les dtecteurs diodes, dont l'intensit du courant varie en fonction du flux incident.
Les dtecteurs quantiques et les dtecteurs thermiques peuvent tre chacun assimil un gnrateur de courant,
plus ou moins idal, qui dlivre un courant dont l'intensit varie en fonction du flux incident, moyennant que ces dtecteurs soient convenablement polariss.
Dans des camras intressantes pour l'invention, les images sont faites soit partir de barrettes de dtecteurs,
autrement dit des dtecteurs implants un pas rgulier dans une seule direction, qui doivent tre balayes, soit
partir de mosaques ou matrices, autrement dit des dtecteurs implants de faon matricielle, qui ne sont pas balayes
dans la plupart des cas.
Vu le nombre de dtecteurs utiliss dans les camras actuelles, et vu le pas des dtecteurs, il est absolument
ncessaire d'utiliser un circuit spcifique, que l'on dsignera par la suite par circuit de lecture, pour conditionner le
signal dlivr par le dtecteur et le multiplexer vers un nombre restreint de chanes de traitement de l'information.
Chaque dtecteur peut tre ralis soit directement sur le circuit de lecture, soit sur un autre circuit. Dans le premier
cas on parle de composant monolithique et dans le deuxime de composant hybride car les dtecteurs du circuit de
dtection sont interconnects aux tages d'entre du circuit de lecture par des technologies adaptes comme l'hybridation par billes.
L'invention porte sur une architecture de circuit de lecture particulirement adapte la lecture de mosaque de :
-

dtecteurs quantiques raliss sur un autre substrat que celui du circuit de lecture et, par consquent, hybrid
ce circuit de lecture ;
dtecteurs thermiques raliss directement sur le circuit de lecture.

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On va prsent dcrire plusieurs circuits de lecture de l'art antrieur.
Circuits de lecture de type dispositifs transfert de charges
s

Les circuits de lecture de type dispositifs transfert de charges sont fabriqus dans des filires spcifiques permettant de raliser des dispositifs transfert de charges.
Le schma de principe de ces circuits est donn sur les figures 1A et1 B.
On trouve dans chaque point lmentaire reprsent sur la figure 1A :

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un interrupteur ou un dispositif d'adaptation d'impdance Al entre un dtecteur et un condensateur MOS ;

un condensateur MOS Cpel ("Conception de circuits intgrs MOS" aux ditions Eyrolles) dont le canal d'inversion
est utilis comme site de stockage ;
un interrupteur qui permet de contrler l'injection des charges stockes dans le point lmentaire dans le canal
d'un registre transfert de charges ;
un dispositif de remise zro (RAZ) du site de stockage.

Le multiplexage des charges stockes dans les points lmentaires vers une ou des sorties se fait au moyen de
deux types de registre transfert de charges :
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les registres parallles RPj qui multiplexent les points lmentaires d'une colonne vers une entre du registre srie ;
le (les) registre(s) sries RS qui multiplexent les charges venant des registres parallles vers (les) l'tage(s) de
sortie du circuit de lecture.

A chaque trame, le canal d'inversion du condensateur d'intgration est vid de toute charge au moyen du dispositif
de remise zro. Le courant dbit par chaque dtecteur de la mosaque est alors, intgr pendant le temps de pose
dans le canal d'inversion du condensateur d'intgration.
La charge intgre Qpe\fj dans la capacit de stockage Cpel du point lmentaire PEL(iJ) est relie l'intensit
Idjj du courant dbit par le dtecteur DET(i.j) et au temps de pose par la relation :
Qpel|j = ld|j x Tpose
Tout ou partie de la charge stocke dans chacun de ces condensateurs d'intgration est alors prleve par diffrentes techniques et multiplexe au moyen de dispositifs transfert de charges vers un (des) tage(s) de sortie. C'est
dans l'tage de sortie que les charges sont converties en tension par injection dans une capacit convenablement
polarise. La tension aux bornes de ce condensateur est lue par un amplificateur de tension trs forte impdance
d'entre et faible impdance de sortie.
L'expression de l'amplitude vSjj de l'impulsion de tension de sortie, correspondant la lecture du point lmentaire
PEL(i.j), est donne par l'expression :
5VS|j = Aq x ld|j x Tpose / Cs

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o Cs est le facteur de conversion charge tension de l'tage de sortie et Aq le gain en charges du circuit.
Ces circuits de lecture prsentent l'avantage d'avoir un temps de pose identique et synchrone pour tous les dtecteurs.
En revanche, ils ne sont pas compatibles avec un adressage alatoire des dtecteurs, ce qui interdit de raliser
des sous-images.
Le dispositif de remise zro n'est absolument ncessaire que si l'intgralit de la charge intgre ne peut tre
transfre dans le registre parallle.
Ces circuits de lecture prsentent enfin l'inconvnient majeur de devoir tre raliss dans des filires spcifiques
dont la densit d'intgration est infrieure celle des filires CMOS classiques alors que le pas des mosaques de
dtecteurs se rduit fortement.
Circuits de lecture de type suiveurs commuts
Pour des circuits de lecture de type suiveurs commuts dcrits notamment dans les rfrences [1], [2] et [3] cites
en fin de description, un schma de principe est donn sur les figures 2A et 2B.

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On trouve au minimum dans chaque point lmentaire reprsent sur la figure 2A :

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Le multiplexage des bus colonnes BCj vers un ou plusieurs amplificateurs de sortie As se fait au moyen d'interrupteurs implants aux extrmits de chaque bus colonne.
A chaque trame, la tension aux bornes du condensateur d'intgration est tout d'abord rinitialise au moyen de
l'interrupteur de remise zro. Le courant du dtecteur est alors intgr dans le condensateur d'intgration pendant
une dure Tpose. A la fin du temps d'intgration, la sortie de l'amplificateur du point lmentaire est commute sur le
bus colonne et sur l'amplificateur de sortie au moyen des interrupteurs du point lmentaire et du multiplexeur ligne
convenablement squencs.
L'expression de la variation de tension, SVpeljj, aux bornes du condensateur d'intgration du point lmentaire
PEL(iJ) en fonction du courant, \dfj du dtecteur DET(i,j) de ce point lmentaire est donne par l'expression :
SVpel|j = ld|j x Tpose / Cpel

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un interrupteur ou un dispositif d'adaptation d'impdance Al entre un dtecteur DET(i,j) et un condensateur

d'intgration ;
un condensateur Cpel ralis au moyen d'un transistor MOS dont la capacit grille-source permet de convertir le
courant en tension par intgration ;
un interrupteur de rinitialisation du condensateur d'intgration chaque trame, ralis au moyen de transistors
MOS ;
un amplificateur de tension Apel forte impdance d'entre qui permet de lire la tension aux bornes du condensateur d'intgration et d'attaquer basse impdance un amplificateur de sortie ;
un interrupteur qui permet de commuter la sortie de l'amplificateur du point lmentaire sur une connexion commune aux points lmentaires d'une mme colonne, dite bus colonne BCj.

o la Cpel est la capacit du condensateur de stockage du point lmentaire.

La variation de la tension de sortie, SVpeljj, correspondant la lecture du point lmentaire PEL(i,j) est donne
par la relation :
5VS|j = Apel x As x SVpeljj = Apel x As x Idjj x Tpose / Cpel

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o Apel (respectivement As) est le gain en tension de l'amplificateur de tension du point lmentaire (respectivement
de l'amplificateur de sortie).
Ce type d'architecture de circuit prsente l'avantage d'tre compatible avec un adressage alatoire des points
lmentaires, autrement dit la ralisation de sous-images.
Une premire limitation est lie au mode de lecture des dtecteurs. En effet, dans le cas o le temps de pose doit
tre identique et synchrone pour tous les dtecteurs, il faut chantillonner-bloquer la tension aux bornes du condensateur de stockage dans le point lmentaire. Cette fonction impose alors des contraintes supplmentaires dans la
conception du point lmentaire qu'il sera d'autant plus difficile satisfaire que le pas du point lmentaire est petit.
En particulier, la surface du condensateur de stockage, donc sa capacit, diminue. La rduction de la charge stockable
se traduit alors par une dgradation du rapport signal sur bruit.
Une autre limitation de ce type d'architecture est lie la cadence de lecture qui impose des contraintes de dimensionnement l'amplificateur de tension du point lmentaire et l'interrupteur qui permet la connexion entre les
sorties des points lmentaires d'une mme colonne l'amplificateur de sortie. En effet, le temps d'tablissement du
signal en sortie de l'amplificateur du point lmentaire doit tre infrieur la priode de sortie du signal vido. Il faut
pratiquement :
-

que l'amplificateur du point lmentaire soit capable de fournir un courant lev ;

que la rsistance de l'interrupteur soit suffisamment faible pour ne pas diminuer de manire significative le gain
en tension de l'amplificateur ;
que le couplage capacitif d au point diviseur entre la capacit entre-sortie de l'amplificateur du point lmentaire
et la capacit de stockage soit tel que la tension chantillonne-bloque sur l'entre de l'amplificateur du point
lmentaire ne soit pas modifie de manire significative.

Ces contraintes sont d'autant plus difficiles satisfaire que le nombre de dtecteurs augmente et que le pas des
points lmentaires diminue alors que la cadence image reste constante et que le nombre de sorties a plutt tendance

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diminuer.
Enfin, il faut absolument intgrer dans le point lmentaire un dispositif spcifique, pour remplir la fonction de
remise zro du point lmentaire, ce qui ncessite au moins un transistor de plus.
s

Circuits de lecture de type partition bus colonne

Pour des circuits de lecture de type partition bus colonne, un schma de principe est donn sur les figures 3Aet 3B.
On trouve au minimum dans chaque point lmentaire reprsent sur la figure 3A :

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un interrupteur ou un dispositif d'adaptation d'impdance Al entre un dtecteur DET(i,j) et un condensateur

d'intgration ;
un condensateur Cpel dont la capacit, soit celle du canal d'inversion d'un condensateur MOS, soit la capacit
grille-source d'un transistor MOS, permet de convertir le courant en tension par intgration ;
un interrupteur qui permet de commuter une borne du condensateur d'intgration du point lmentaire sur une
connexion commune aux points lmentaires d'une mme colonne, dite bus colonne BCj.

Un amplificateur Abc de tension forte impdance d'entre, mais faible capacit d'entre, est implant en bout
de chaque bus colonne BCj, ainsi qu'un interrupteur de remise zro des condensateurs d'intgration.
Le multiplexage des sorties de ces amplificateurs de tension vers un ou plusieurs amplificateurs de sortie As se
fait au moyen d'interrupteurs implants la sortie de chacun de ces amplificateurs.
Le multiplexage des sorties de ces amplificateurs de tension vers un ou plusieurs amplificateurs de sortie se fait
au moyen d'interrupteurs implants la sortie de chacun de ces amplificateurs.
A chaque trame, le courant du dtecteur est intgr dans le condensateur d'intgration pendant une dure Tpose.
A la fin du temps d'intgration, une ligne est slectionne et les interrupteurs des points lmentaires de cette ligne
sont ferms sur les bus d'interconnexion qui ont t pralablement convenablement initialiss. Le systme form par
le condensateur de stockage et le bus colonne tant isol, la tension finale du bus colonne est fonction de sa capacit
et de celle de stockage. Ds que cette tension est stabilise, la tension de sortie des amplificateurs de colonnes est
multiplexe vers le (les) amplificateur(s) de sortie. Il est alors possible de rinitialiser le condensateur d'intgration
d'une mme ligne au moyen des interrupteurs de remise zro situs l'extrmit de chaque bus colonne.
La charge Qpeljj intgre dans le point lmentaire PEL(i,j) en fonction du courant, Id^ du dtecteur de ce point
lmentaire et du temps de pose Tpose est donne par l'expression :
Qpel|j = ld|j x Tpose

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La variation de tension, SVbCjj, du bus colonne aprs commutation du condensateur du point lmentaire PEL(i,
j) est obtenue en crivant l'quation de la conservation de charge (on suppose ici que la charge initiale sur le bus
colonne est nulle) :
SVbcN = QpeL / (Cpel+Cbc) = ldN x Tpose / (Cpel+Cbc)

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o Cpel (respectivement Cbc) est la capacit du condensateur de stockage dans le point lmentaire (respectivement
capacit du bus colonne).
La variation de tension de sortie, SVbCjj, correspondant la lecture de l'information dlivre par le point lmentaire
PEL(iJ) est donne par la relation suivante :
5VS|j = As x Abc x SVbC|j = As x Abc x Id^ x Tpose / (Cpel+Cbc)

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o Abc (respectivement As) est le gain en tension de l'amplificateur de tension d'un bus colonne (respectivement de
l'amplificateur de sortie).
Les avantages et les inconvnients de cette architecture sont quasiment les mmes que ceux de la structure
suiveurs commuts, la diffrence prs que les inconvnients lis la prsence de l'amplificateur disparaissent. Quant
a la remise zro du point lmentaire, il n'est pas absolument ncessaire d'implanter dans le point lmentaire un
dispositif spcifique car il est possible de rinitialiser le condensateur d'intgration via le bus colonne.
Il faut cependant que l'utilisateur s'accommode de la rduction de gain due l'attnuation du signal contrle par
la valeur de la capacit du bus colonne. Ce point peut tre rdhibitoire en terme de rapport signal sur bruit pour des

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circuits de grand format, donc Cbc lev, et/ou pour des applications o la charge manipuler est petite.
Circuits de lecture de type intgration dporte
s

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Pour des circuits de lecture de type intgration dporte, tels que dcrits notamment dans les rfrences [4] et
[5] cites en fin de description, un schma de principe est donn sur les figures 4A et 4B.
Dans chaque point lmentaire on trouve au minimum, car le dispositif d'adaptation d'impdance Al n'est pas
toujours absolument ncessaire, un interrupteur qui permet de commuter le dtecteur DET(i,j) sur une connexion
commune aux points lmentaires d'une mme colonne, dite bus colonne BCj. Puis, l'extrmit de chaque colonne,
on trouve un amplificateur de charges Ac, c'est--dire un amplificateur de tension contre-ractionn par un condensateur.
Le multiplexage des sorties de ces amplificateurs de charges Ac vers un ou plusieurs amplificateurs de sortie As
se fait au moyen d'interrupteurs implants la sortie de chacun de ces amplificateurs de charges.
A chaque trame, les lignes de dtecteurs sont slectionnes les unes aprs les autres. Au moment voulu, les
dtecteurs de la ligne adresse sont commuts sur les bus colonnes en fermant les interrupteurs implants dans les
points lmentaires de la ligne considre, pendant une dure gale au temps de pose (Tpose).
Le courant Idjj dlivr par le dtecteur DET(i.j) est intgr pendant Tpose par l'amplificateur de charges connect
au bus colonne BCj. A la fin du temps de pose, la tension de sortie de l'amplificateur de charge est lue par la chane
d'acquisition. Une autre ligne peut alors tre slectionne aprs que les amplificateurs de charges ont t convenablement rinitialiss.
La variation de tension de sortie VCjj de l'amplificateur de charge Acj sur lequel a t commut le dtecteur DET
(i,j) est donne par la formule :
SVC;J'; = Id;;J' XTpOS6
K /

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o Ca est la capacit du condensateur de contre-raction de l'amplificateur de charges.

La variation de tension de sortie VSjj correspondant la lecture de l'information dlivre par le point lmentaire
PEL(iJ) est donne par la relation suivante :
5vS|j = As x SVCjj = As x ld|j x Tpose / Ca

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o As est le gain en tension de l'amplificateur de tension de sortie.

Cette architecture ne ncessite qu'un interrupteur par point lmentaire, d'o son domaine d'application dans les
mosaques pas rduit. En particulier un interrupteur de remise zro n'est pas indispensable dans le point lmentaire.
Par contre, il est clair que ce type d'architecture n'est pas compatible avec un temps de pose identique et synchrone
pour tous les points lmentaires.
Par ailleurs, cette architecture impose une contrainte sur le temps de pose qui doit tre infrieur ou gal la
priode du signal de sortie vido divis par le nombre de lignes lire. Cette contrainte limite le rapport signal sur bruit
de ce type de circuit de lecture pour des applications grand nombre de points et nombre de sorties rduites.
Etat de l'art de la conversion analogique-numrique dans les plans focaux
Une limitation des performances de ces capteurs en terme de rapport signal sur bruit provient de la transmission
du signal analogique en dehors du plan focal.
De plus le traitement de l'information est plus ais raliser en numrique qu'en analogique. Par exemple, un
signal numrique dans le plan focal permet d'envisager plus aisment des ralisations telles que le TDI (Time Delay
Intgration) ou le moyennage en vue d'accrotre le rapport signal bruit.
La conversion analogique-numrique dans un plan focal est envisage en implantant directement un ou plusieurs
convertisseurs dans le plan focal (voir rfrences [7] et [8]). Les principales limitations cette solution viennent de la
consommation lectrique, de la taille de la puce, de la rsolution et de la vitesse de conversion du (ou des) convertisseur
(s), de la complexit technologique et du coup de dveloppement d'une telle architecture qui peut ncessiter dans
certains cas l'emploi de "Z technologie" (voir rfrence [9]).
Il existe une grande varit de convertisseurs. On peut citer par exemple :
les convertisseurs "flash" ;

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les convertisseurs " approximation successive" ;
les convertisseurs " simple ou double rampe" ;
les convertisseurs "sigma-delta".
s

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L'utilisation de ces convertisseurs s'envisage gnralement en utilisation parallle o l'on dispose d'un convertisseur en bout de chaque colonne de l'imageur. Hormis le cas d'un signal ayant une dynamique de sortie suprieure
aux dynamiques analogiques grables en sortie d'un plan focal, un convertisseur unique dans le plan focal ne sera
jamais une alternative performante par rapport la conversion hors plan focal en terme de vitesse, de rsolution et
de consommation lectrique.
Etant donn le peu de place et la faible consommation lectrique tolrable dans un plan focal ces convertisseurs
sont souvent inadapts la conversion numrique dans un capteur d'imagerie.
L'invention a pour objet un dispositif et un procd de lecture de dtecteurs photosensibles permettant de raliser
la conversion analogique-numrique sur chaque dtecteur photosensible en s'aff ranch issant des problmes d'encombrement et de consommation dus au(x) convertisseur(s).
Expos de l'invention
La prsente invention concerne un dispositif de lecture d'une matrice de dtecteurs photosensibles, qui dlivre un
courant dont l'intensit varie en fonction du flux incident, le temps de pose tant identique et synchrone pour tous les
dtecteurs, caractris en ce qu'il comprend un ensemble de points lmentaires permettant de lire les signaux dlivrs
par chaque dtecteur, chaque point lmentaire ralisant une printgration du courant dlivr par un dtecteur correspondant de faon gnrer une quantit de charge. Une lecture de la quantit de charges rsultante est effectue
sous forme d'une impulsion de courant par au moins une chane de traitement de l'information comprenant un dispositif
de remise en forme, de manire conditionner les signaux dlivrs par la matrice de dtecteurs. Les signaux issus
de la (ou des) chane(s) de traitement sont multiplexs vers au moins une sortie numrique. Le dispositif de remise
en forme est extrieur au point lmentaire dans le cas d'une matrice de dtecteurs. Dans celui d'une barrette de
dtecteurs, le dispositif de remise en forme est situ soit l'extrieur, soit l'intrieur du point lmentaire.
Avantageusement les dtecteurs photoniques sont des dtecteurs quantiques, ou des dtecteurs thermiques. Ils
sont raliss sur un autre substrat que ledit dispositif de lecture, ou directement sur le circuit du dispositif de lecture.
L'invention concerne un circuit de lecture d'un signal dlivr par au moins un dtecteur, par exemple ayant une
grande cadence de lecture, le temps de pose tant identique et synchrone pour tous les dtecteurs, caractris en ce
qu'il comprend un ensemble de points lmentaires rpartis en lignes et en colonnes de manire dcrire une matrice.
Avantageusement chaque point lmentaire est constitu :
-

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d'un dispositif d'adaptation d'impdance, muni d'une premire horloge, apte polariser le dtecteur et lire le
courant fourni par le dtecteur;
au moins d'un transistor MOS, muni d'une seconde horloge apte d'une part intgrer le courant fourni par le
dtecteur, d'autre part stocker la charge obtenue, et enfin associ un dispositif d'adressage, vacuer cette
charge, sous forme d'une impulsion de courant, sur un dispositif de remise en forme du courant qui transforme
cette impulsion de courant en un signal de type binaire, ce dispositif de remise en forme tant extrieur au point
lmentaire ;
le dispositif d'adressage, muni d'une troisime horloge, apte commuter la source et/ou le drain du transistor
MOS sur une connexion commune des points lmentaires d'une mme colonne, appele bus-colonne.

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Chaque bus colonne est reli une chane de traitement comprenant les moyens suivants :

so

ledit dispositif de remise en forme du signal apte lire et convertir l'impulsion de courant issus d'un point lmentaire, en un signal de type binaire, pendant un signal de la seconde horloge, de faon simultane et ceci pour
chaque point d'une mme ligne, les lignes tant traites les unes aprs les autres ;
un compteur muni d'une quatrime horloge qui compte les coups d'horloge pendant toute la dure du signal issu
du dispositif de remise en forme ;
un dispositif de lecture du signal numris.

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Le dispositif d'adaptation d'impdance est reli par son entre au dtecteur, par sa sortie la source et/ou au
drain du transistor MOS et par sa commande la premire horloge qui commute entre une tension de blocage et une
tension de polarisation.
La grille du transistor MOS est relie la seconde horloge qui, commute une certaine tension permet l'vacuation de la charge stocke sur une connexion commune et, commute une autre tension, intgre le courant issu du

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dtecteur et stocke la charge obtenue.

Le dispositif d'adressage est reli, par son entre la source et/ou au drain du transistor MOS, par sa sortie au
bus colonne et par sa commande une troisime horloge qui commute entre une tension de blocage et une tension
pour laquelle le dispositif d'adressage est passant. Dans le cas particulier o le dispositif d'adressage est un transistor,
il est apte gnrer une barrire de potentiel entre le potentiel de son canal et celui du transistor MOS.
Le dispositif de remise en forme du courant est connect en entre au bus colonne et en sortie, au compteur.
Le compteur est connect en sortie au dispositif de lecture de signal numris.
Avantageusement un dispositif de stockage des donnes est connect entre le compteur et le dispositif de lecture
de signal numris.
Le dispositif de stockage peut tre une mmoire vive (RAM en anglais).
La mmoire en sortie du compteur peut tre une bascule de type D.
Le dispositif de remise en forme du signal analogique peut tre un amplificateur courant/tension.
L'invention a pour but de simplifier l'lectronique d'un circuit de lecture en supprimant des points lmentaires, les
dispositifs de remise zro prsents dans le pixel mme des dispositifs de l'art antrieur. Cette fonction est nanmoins
conserve mais elle est effectue par le dispositif de remise en forme, extrieur au point lmentaire. L'invention a
aussi pour but de fournir une information de type numrique obtenue d'une faon trs simple.
Dans le cas d'une barrette de dtecteurs, il n'y a pas de connexion commune. Il y a autant de dispositifs de remise
en forme du courant (par exemple des amplificateurs de courant-tension) que de lignes dans la barrette. Le multiplexage est limit au multiplexage des sorties des compteurs.
Le dispositif de l'invention permet d'obtenir une information numrique utilisable directement par les procds de
traitement d'images.
L'invention permet de convertir l'information analogique du dtecteur obtenue la sortie d'un transistor MOS, en
information numrique. Pour cela, on ajoute un compteur qui se dclenche ds que l'impulsion de courant est prsente
sur le bus-colonne et s'arrte quant l'impulsion est finie.
Avantageusement le dispositif d'adaptation d'impdance est un transistor MOS. Le dispositif d'adressage est un
transistor MOS utilis en interrupteur, le niveau analogique appliqu sur sa grille pour le rendre passant est tel que la
valeur absolue de la diffrence de potentiel grille-source est lgrement suprieure la valeur absolue de la tension
de seuil du transistor MOS.
Avantageusement le temps d'tablissement du signal de sortie du dispositif de remise en forme est infrieur au
temps de descente de l'horloge qui pilote la grille du transistor. Dans le cas d'une barrette de dtecteurs soit il y a
connexion commune et un seul dispositif de remise en forme, soit il n'y a pas de connexion commune et autant de
dispositifs de remise en forme et de compteurs que de lignes dans la barrette, le multiplexage tant limit au multiplexage des signaux issus des compteurs.
Avantageusement la tension qui permet de stocker les charges est la masse pour un transistor PMOS et est gale
la
tension
d'alimentation pour un transistor NMOS.
a
Les proprits fondamentales des points lmentaires de cette architecture sont les suivantes :
avoir un temps de pose de mme dure et synchrone pour tous les points lmentaires ;
printgrer sous forme d'un paquet de charges Qjj le courant idy dlivr par le dtecteur Dfj pendant le temps de
pose Tpose

40

Qij = Tpose X idij

45

convertir, en sortie du point lmentaire, la quantit de charges intgres, en une impulsion de courant d'amplitude
ajustable et constante lpu|se pour tous les points lmentaires d'une mosaque, et de dure Stjj proportionnelle
la quantit de charges stockes
'puise X 5tij Tpose X ldij

50
donc:

8tij (Tpose/lpulse)xlDij
En rsum, cette architecture dlivre en sortie de ces points lmentaires une impulsion de courant d'amplitude
constante pour tous les points lmentaires et de dure proportionnelle au courant moyen de chaque dtecteur de la

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mosaque intgr pendant un temps de pose synchrone et identique pour tous ces dtecteurs.
La prsente invention concerne galement un procd de lecture d'une matrice de dtecteurs photoniques, qui
dlivre un courant dont l'intensit varie en fonction du flux incident, caractris en ce qu'il comprend les tapes
suivantes : .
conversion du courant du dtecteur en charge par intgration d'une dure gale au temps de pose ;
conversion de la charge intgre en une impulsion de courant dont l'amplitude est ajustable en fonction d'un
stimulus et dont la dure varie en fonction de la charge stocke ;
numrisation de cette impulsion de courant en tension au moyen en particulier d'un compteur.

10

Avantageusement il comporte les tapes suivantes :

15

20

25

30

La premire horloge Hp tant au niveau de la tension de polarisation Vpol, la seconde HCi (i est le numro des
lignes) tant au niveau permettant le stockage des charges et la troisime la tension de blocage: une fois par
image, il y a intgration du courant fourni par le dtecteur dans le transistor MOS (stockage) pendant un temps
prdfini en fonction des conditions d'clairement de la scne, des caractristiques du dtecteur, de la valeur de
la capacit de stockage.
La premire horloge Hp revenant sa tension de blocage ; la seconde horloge HCi variant de faon linaire depuis
le niveau permettant le stockage des charges jusqu'au niveau bloquant le transistor (le taux de variation tant
dtermin par rapport aux caractristiques du dispositif de remise en forme) ; et, la troisime horloge HAi commutant au niveau Vcran : tape d'vacuation des charges ralise pour chaque ligne de la matrice lors de la
lecture et de la numrisation du signal; la seconde horloge HCi tant la tension de blocage ; la troisime horloge
HAi commutant la tension de blocage et on recommence pour la ligne suivante.
Lorsque l'on a balay toutes les lignes, on recommence les tapes prcdentes pour une autre image.

Dans l'invention on numrise la largeur de l'impulsion de courant pour convertir ce signal analogique en numrique
par une technique couramment employe dans d'autres capteurs. Pour ce faire, on modifie la chane de traitement du
signal partir de l'amplificateur de charges qui est remplac par un compteur binaire.
Ainsi on ralise dans le plan focal, de manire simple, la conversion analogique-numrique des informations contenues dans une image d'une mosaque prise de vue synchrone.
Brve description des dessins

35

40

45

Les figures 1A et 1B illustrent une architecture de circuit de lecture de l'art antrieur de type transfert de charges ;
les figures 2A et 2B illustrent une architecture de circuit de lecture de l'art antrieur de type suiveur commut ;
les figures 3A et 3B illustrent une architecture de circuit de lecture de l'art antrieur de type partition bus colonne ;
les figures 4A et 4B illustrent une architecture de circuit de lecture de l'art antrieur de type intgration dporte ;
les figures 5A et 5B illustrent une architecture de circuit de lecture selon l'invention ;
la figure 6 illustre un exemple de ralisation du dispositif de l'invention ;
la figure 7 illustre les variations au cours d'un cycle complet de fonctionnement des profils de potentiel dans un
point lmentaire selon l'invention ;
la figure 8 illustre un chronogramme de lecture de deux points lmentaires selon l'invention ;
la figure 9A, 9B et 10A, 10B illustrent l'implantation et le schma lectrique d'une mosaque de deux lignes par
deux colonnes de points lmentaires, respectivement pour un circuit de lecture de l'art antrieur de type suiveur
commut et pour un circuit de lecture selon l'invention ;
la figure 11 illustre le schma de principe de calibration lectrique selon l'invention .

Expos dtaill de modes de ralisations

50

55

L'architecture du circuit selon l'invention est reprsent sur les figures 5A et 5B dans le cas d'une matrice de N
lignes par M colonnes, la figure 5A reprsentant le dtail d'un point lmentaire.
Le circuit de lecture se prsente exactement sous la mme forme qu'un circuit de lecture de type SCA analogique
pour tout ce qui est de l'architecture des points lmentaires, leur connexion sur les diffrents bus colonne et des
chronogrammes des horloges de commande des dispositifs formant l'ensemble des points lmentaires, tout ceci
tant dans un soucis de disposer la caractristique fondamentale des impulsions de courant issus des points lmentaires sur les bus colonnes.
On trouve dans chaque point lmentaire :

10

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un dispositif d'adaptation d'impdance entre le dtecteur et le condensateur de stockage (si ncessaire) ;
un condensateur de stockage ralis au moyen d'un transistor MOS dont la source et/ou le drain sont connects
au dtecteur via un interrupteur et dont la grille est pilote par une horloge ;
un dispositif d'adressage, symbolis, dans un souci de simplification, par un interrupteur, qui permet de commuter
la source et/ou le drain du transistor MOS de stockage sur une connexion commune aux points lmentaires d'une
mme colonne, dite bus colonne.
Pour chaque colonne, les modifications de l'architecture n'apparaissent qu' l'extrmit du bus colonne o l'amplificateur de charges cde sa place un dispositif de remise en forme des impulsions de courant. Celui-ci dlivre un
signal VAL_HORLOGEj de dure identique l'impulsion de courant issue du point lmentaire et d'amplitude compatible avec les signaux de commande du compteur binaire. Le signal VAL_HORLOGEj sert valider l'horloge HNUM
du compteur, pendant la dure de l'impulsion de courant. Le compteur ralise ainsi la conversion analogique-numrique
du courant moyen du dtecteur intgr pendant Tpose en comptant le nombre de priodes d'horloge HNUM pendant
la dure du signal VALJHORLOGEj.
Les mots binaires stocks dans les compteurs colonnes sont donc, la fin de la lecture d'une ligne, proportionnels
la dure des impulsions remises en forme (VAL_HORLOGEj). Autrement dit, en supposant la chane analogique
idale, le contenu binaire des compteurs colonnes est proportionnel la charge stocke dans les points lmentaires
de la ligne lue. Il suffit alors de venir lire le contenu des M compteurs colonnes au moyen d'un bus logique Nb bits
avant de rinitialiser les compteurs afin de procder la lecture des lignes suivantes.
Prise d'image synchrone
A chaque trame, les interrupteurs des dispositifs d'adaptation d'impdance de tous les points lmentaires sont
ferms de manire synchrone, les interrupteurs des dispositifs d'adressage de chaque point lmentaire tant ouverts.
Pour chaque point lmentaire, le courant dlivr le dtecteur est alors intgr dans le canal d'inversion du transistor MOS pendant une dure Tpose.
A la fin du temps de pose, les interrupteurs des dispositifs d'adaptation d'impdance de tous les points lmentaires
sont ouverts de manire synchrone. On a donc le mme temps de pose pour chacun des dtecteurs.
Lecture squentielle ligne par ligne de la matrice
Les lignes de dtecteurs sont alors slectionnes les unes aprs les autres. A chaque temps ligne, les interrupteurs
des dispositifs d'adressage d'une mme ligne sont ferms. Les grilles des transistors MOS de stockage d'une mme
ligne sont alors puises de faon provoquer l'injection des charges stockes dans leur canal sur leur bus colonne
respectif et, par voie de consquence, la remise zro de charge stocke dans le canal d'inversion des transistors
MOS de stockage.
Le bus colonne est suppos maintenu un potentiel constant par le dispositif de remise en forme dont l'impdance
d'entre est par ailleurs suppose infinie. L'impulsion de courant ainsi provoque par l'injection de charges est convertie
en un signal de mme dure, compatible avec ceux de commande du compteur par le dispositif de remise en forme.
La sortie du compteur qui a assur la conversion analogique-numrique, peut alors tre multiplexe vers le bus numrique de sortie pour tre traite.
Il est alors possible de rinitialiser le compteur, d'ouvrir l'interrupteur du dispositif d'adressage colonne et enfin de
crer un nouveau puits de potentiel, vide de toute charge, sous la grille du transistor MOS de stockage avant de
procder la lecture de la ligne suivante.
L'expression de la dure de l'impulsion de courant ou du signal issu du dispositif de remise en forme ST^ connect
la colonne j en fonction du courant id^ dlivr par le dtecteur du point lmentaire PEL(iJ) est donne par
l'expression :
5TijX 'puise = ldijX Tpose
o lpu|se est l'amplitude constante des impulsions de courant sur les bus colonne.
Il faut noter que l'amplitude lpu|se des impulsions de courant sur les bus colonne est optimisable en ajustant ltaux
de variation du front de descente de l'horloge HCi. En effet, la rampe de tension ainsi applique la grille va avoir
pour effet, dans une premire approximation, de provoquer une injection de charge dans le bus colonne, par dessus
la barrire de potentiel gnre par un transistor Ta, un taux constant. On obtient ainsi une impulsion de courant
dont l'amplitude est proportionnelle la capacit d'intgration et au taux de variation du front de descente de HCi. Ce
taux de variation du front de descente de l'horloge HCi(t) doit tre constant dans le temps et pour toutes les lignes.

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On a STjj < dure du front de descente de l'horloge HCi.
La valeur numrique obtenue en sortie du compteur est donne par la relation suivante ;
NNUM = 8Tij X FHNUM = ldij XTpose X FHNUM puise
o FHNUM est la frquence de l'horloge HNUM du compteur.
Nombre de bits du compteur
Le nombre de bits (Nb) du compteur colonne doit tre tel que la dynamique de codage soit compatible avec le
rapport signal sur bruit de la charge lire, not ci-aprs (S/B)q.
En premire approximation, on suppose que ce rapport signal sur bruit est donn par la relation suivante :
(S/B)q = (ldxTP/q)1/2
o Id est le courant dlivr par le dtecteur, Tp le temps de pose et q la charge de l'lectron.
Un premier ordre de grandeur de Nb est obtenu en crivant que le nombre d'tats du compteur est gal la
dynamique en charge du point lmentaire :
2Nb = (S/B)q
ce qui donne finalement :
Nb = [20 log10(S/B)q]/6
Le tableau suivant donne la relation entre la dynamique en charge et le nombre de bits du compteur:
Nb

(S/B)q en dB

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72

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96

Frquence du compteur
C'est l'autre paramtre dimensionnant du systme car il dtermine le pas de quantification temporel de la dure
des impulsions. La frquence de l'horloge du compteur (FHNUM) est obtenue en crivant que la dure maximale de
l'impulsion de courant (8T|jmaX) est code pleine chelle sur le compteur:
max _ Nb
0s ' ij
- ^ 1 HNUM
d'o

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p HNUM ~
_ ^0Nb 1/ 0ST1ijmaX
s

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Cette relation montre clairement qu'il faut optimiser les rglages des horloges HCi de faon augmenter ST|jmax
si l'on veut minimiser FHNUM.
Le schma de principe d'un exemple de ralisation d'un circuit de lecture selon l'invention est donn sur la figure 6.
Ce circuit est suppos lire une matrice N lignes par M colonnes de dtecteurs. Le point lmentaire de la ligne i
et de la colonne j PEL(iJ) y est reprsent. Sa sortie attaque le bus colonne BCj qui est connect au dispositif de
remise en forme plac en entre du dispositif de traitement du signal DTj propre cette colonne. Le signal de sortie
du dispositif de remise en forme (VAL_HORLOGEj) est compatible avec les signaux de commande d'un compteur
binaire de Nb bits et il est connect sur la commande de validation (ENABLE) de l'horloge de ce compteur (HNUM).
Le compteur assure la conversion analogique-numrique de l'information. Sur la sortie du compteur, la valeur numrique de la quantit de charges issue du point lmentaire trait est donc disponible, il ne reste plus qu' grer celleci vers le bus digital de sortie par l'intermdiaire d'une mmoire (optionnelle) et d'un multiplexeur.
Le fonctionnement de ce dispositif de l'invention est le suivant :

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25

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35

40

45

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55

Pour la prise d'image : une premire horloge HP (commune tous les dispositifs d'adaptation d'impdance de
tous les points lmentaires) est au niveau de la tension de polarisation Vpol, les horloges HCi propres chaque
ligne (i tant le numro de la ligne) sont au niveau de tension permettant le stockage des charges et les horloges
HAi propres chaque ligne la tension de blocage: une fois par image, il y a intgration du courant fourni par le
dtecteur dans le transistor MOS (stockage) pendant un temps prdfini en fonction des conditions d'clairement
de la scne, des caractristiques du dtecteur, de la valeur de la capacit de stockage. Ceci se passe pour tous
les dtecteurs simultanment (lecture synchrone) parce que toutes les horloges HCi et HAi associes chaque
ligne i sont au niveau de la tension permettant le stockage des charges pour l'horloge HCi et la tension de blocage
pour l'horloge HAi.
La premire horloge HP revient au niveau de la tension de blocage. Pour chaque ligne i, la seconde horloge HCi
varie de sa tension stockage des charges une tension de blocage du transistor de faon linaire (la croissance
ou la dcroissance tant dtermines par rapport aux caractristiques du dispositif de remise en forme du courant),
et la troisime horloge HAi commute un niveau Vcran pendant cette variation de la seconde horloge HCi. Pour
chaque point lmentaire d'une mme ligne, il y a une tape d'vacuation des charges stockes pour chaque
ligne de la matrice et simultanment, une conversion analogique-numrique des charges stockes pour chaque
ligne de la matrice.
Le principe de la conversion analogique-numrique est le suivant: la dure du signal de sortie du dispositif de
remise en forme de la colonne j est gale la dure de l'impulsion de courant dlivre sur le bus colonne BCj par
point lmentaire PEL(iJ) pendant la variation de la seconde horloge HCi de sa tension stockage des charges
sa tension de blocage du transistor, elle-mme proportionnelle la quantit de charge stockes sous le transistor
MOS du point lmentaire PEL(iJ). Le compteur logique j, rinitialis au pralable par l'horloge HRAZ, compte le
nombre de priodes d'horloge HNUM pendant la dure du signal issu du dispositif de remise en forme.

Lorsque l'on a balay toutes les lignes, on recommence les diffrentes tapes prcdentes pour une autre image.
La tension Vcran est la tension pour laquelle le transistor est passant mais apte gnrer une barrire de potentiel
entre le potentiel de son canal et celui du transistor MOS.
La tension de blocage est la tension applique sur la commande de faon ce qu'aucun courant ne circule entre
l'entre et la sortie du dispositif.
Le dispositif de l'invention, tel que prcdemment dcrit et tel que reprsent sur les figures 5A, 5B, et 6 pour un
exemple de ralisation, permet d'obtenir une information numrique utilisable directement par les procds de traitement d'images.
L'invention permet de convertir l'information analogique du dtecteur, obtenue la sortie du transistor MOS en
information numrique. Pour cela, on ajoute un compteur qui se dclenche ds que l'impulsion de courant est prsente
sur le bus-colonne et s'arrte quant l'impulsion est finie.
Chaque dtecteur DET (i,j) est suppos tre un dtecteur photovoltaque de type N sur substrat P. 11est schmatis
par une diode Dij.
L'adaptation d'impdance entre le dtecteur DET(i.j) et le point lmentaire PEL(iJ) est ralis par un transistor
NMOS Tp, ici mont en grille commune qui prsente une faible impdance d'entre et une trs forte impdance de
sortie. Sa source est connecte au dtecteur et son drain la source du transistor NMOS d'intgration Te.
Ce principe de couplage des dtecteurs photovoltaques leurs circuits de lecture est trs classique et est souvent
dsign par injection directe dans la littrature. Il en existe de nombreuses variantes destines principalement diminuer l'impdance d'entre et/ou augmenter l'impdance de sortie.

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10

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30

35

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so

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Une horloge, dsigne par HP, est applique la grille de tous les transistors Tp de la mosaque.
Le condensateur d'intgration C est ici ralis au moyen d'un transistor NMOS Te dont la source et le drain peuvent
tre court -circuites comme c'est le cas sur la figure 6.
Les diodes de source et de drain du transistor Te sont relies d'une part au drain du transistor Tp, et d'autre part
la diode d'entre du transistor NMOS d'adressage Ta.
L'horloge HCi est applique la grille du transistor Te. L'indice i prcise que tous les transistors Te d'une mme
ligne sont attaqus par cette horloge, et que chaque ligne du circuit de lecture est attaque par une horloge diffrente.
Le transistor NMOS d'adressage Ta est mont en interrupteur entre la source et/ou le drain du transistor Te et la
connexion bus colonne BCj.
L'horloge HAi est connecte sa grille. L'indice i prcise que cette horloge attaque tous les transistors Ta de la
ligne, et que chaque ligne du circuit de lecture est attaque par une horloge diffrente.
Le bus colonne BCj est connect l'entre d'un dispositif de remise en forme qui assure la conversion de l'impulsion
de courant issu du point lmentaire PEL(iJ) en un signal compatible avec les signaux logiques utiliss dans le compteur binaire tout en respectant la dure de l'impulsion de courant. Ce dispositif assure aussi la polarisation du bus
colonne afin que celle-ci soit maintenue constante pendant toute la dure des impulsions de courant associes ce bus.
Avantageusement ce dispositif de remise en forme peut tre ralis avec un amplificateur courant-tension dont
le gain est suffisamment important pour saturer l'amplitude du signal de sortie aux tensions d'alimentation de l'amplificateur, les tensions d'alimentation tant compatibles avec les niveaux logiques des signaux de pilotage du compteur.
Le compteur binaire est un compteur binaire de Nb bits qui assure la conversion analogique-numrique de l'information. Il dispose au minimum des signaux de commande suivants :
une horloge de comptage (HNUM) ;
une entre de rinitialisation ou de prpositionnement des Nb tages le constituant (HRAZ) ;
une entre de validation de l'horloge de comptage (VAL_HORLOGEj).
Le dispositif de mmorisation permet de mmoriser un mot binaire de Nb bits partir d'un signal de commande.
Ce dispositif est optionnel mais il permet de pouvoir simultanment multiplexer vers le bus numrique de sortie
de Nb bits les M mots binaires reprsentatifs d'une ligne prcdemment traite et de numriser les M nouvelles informations de la nouvelle ligne traite.
Le multiplexeur logique assure le multiplexage des M mots binaires reprsentatifs d'une ligne vers le bus digital
de sortie.
Avant de dcrire le fonctionnement lectrique d'un point lmentaire, il est indispensable d'exposer les principes
qui gouvernent le dimensionnement de ce type de circuit et le rglage des diffrents stimulis.
Les horloges utilises pour piloter ce circuit sont supposes commutes entre deux niveaux analogiques qui ne
sont pas toujours gales aux tensions d'alimentations (Vdd, Vss) des circuits comme c'est souvent l'usage, par convention dans la suite, la tension de sortie des horloges :

l'tat haut est note H(1 ) ;

l'tat bas est note H(0).
Le transistor de polarisation a deux fonctions :

polariser le dtecteur ;
contrler le temps de pose.

La premire fonction est obtenue en appliquant la grille du transistor NMOS une tension Vpol telle qu'il soit
polaris en rgime de saturation, c'est--dire dans une zone o il prsente une rsistance dynamique drain-source
leve. Pour ce faire, dans le cas qui nous intresse, il suffit d'appliquer la grille du transistor Tp une tension sensiblement gale la tension de seuil Vtn de ce transistor MOS.
La deuxime fonction est obtenue en appliquant la grille du transistor Tp une tension telle que ce transistor Tp
soit bloqu. Pour ce faire, dans le cas qui nous intresse, il suffit d'appliquer la grille du transistor Tp une tension
Vtb qui garantit que celui-ci ne laisse passer aucun courant, mme en rgime de faible inversion. Pratiquement, il suffit
d'appliquer la tension minimum autorise par la filire, dsigne ici par Vss, pour avoir une marge de bruit suffisante.
Le transistor de polarisation remplit donc ses fonctions si l'horloge Hp commute entre les niveaux suivants :
- HP(1) = Vtn ;

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-HP(0) = Vtb =Vss.
Le transistor MOS d'intgration Te doit tre pilot par une horloge Hc de faon ce qu'il remplisse les trois fonctions
suivantes ;

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15

maximiser la charge stockable ;

rinitialiser sa capacit entre deux images ;
contrler chaque lecture le courant qui sera inject dans le dispositif de remise en forme.
Dans la plupart des applications, il est souhaitable de maximiser le rapport signal sur bruit ds le premier tage
du circuit de lecture, ce qui revient en gnral maximiser la charge stockable dans le canal d'inversion du transistor Te.
Pour ce faire, il suffit d'appliquer la grille du transistor Te la tension maximum autorise par la filire que l'on
dsigne ici par Vdd. La charge stockable maximum Qsm dans le point lmentaire peut alors tre approxime par la
formule suivante, en ngligeant la capacit des diodes de source et drain des transistors Tp, Te et Ta, et autres capacits
parasites connectes ce mme noeud lectrique :
Qsm = Cox X S X (Vdd - Vtn)

20
ou:
Cox est la capacit par unit de surface de la grille de Te ;
S est la surface active de la grille de Te ;
vtn est la tension de seuil du transistor NMOS Vtn.

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30

La rinitialisation du condensateur d'intgration est parfaite si la tension appliques la grille du transistor Te fait
passer le canal en rgime d'accumulation. Autrement dit il n'est plus possible d'y stocker des lectrons. Pour ce faire
il faut que cette tension soit infrieure la tension de seuil du transistor Te. Il est souvent commode tout comme pour
le transistor Tp, d'utiliser l'alimentation Vss.
En rsum, l'horloge HCi doit, pour satisfaire les deux premires contraintes, tre commute entre les niveaux :
HCi(1) = Vdd

35
HCi(O) = Vss.
Le dispositif de remise en forme doit satisfaire les contraintes suivantes :

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55

dlivrer un signal de sortie compatible en grandeur (gnralement des tensions) et en amplitude avec les signaux
logiques de commande du compteur binaire ;
maintenir le bus colonne un potentiel constant pendant la lecture des charges stockes dans un point
lmentaire ;
consommer le moins possible afin de minimiser la consommation dans les circuits de lecture de composants de
grand format.

Dans le cas de l'invention, il remet en forme l'impulsion de courant Ibusj en un signal VAL_HORLOGEj compatible
avec les signaux de commande du compteur.
On peut montrer que le deuxime point est satisfait en utilisant un dispositif dont le produit gain x bande est adapt
au temps de monte de l'impulsion de courant qui est injecte dans le bus.
Si tel n'tait pas le cas, la dure de l'impulsion de courant aurait de grande chance de ne plus tre conserve sur
le signal VAL_HORLOGEj, ceci entranant dans le compteur une distorsion lors de la conversion analogique-numrique.
Le transistor d'adressage doit remplir trois fonctions :
garantir l'isolement lectrique entre le canal du transistor Te et le bus colonne afin qu'aucune charge ne puisse
tre change entre le bus colonne et le condensateur d'intgration du point lmentaire considr en dehors de

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la lecture de ce point lmentaire ;
ne pas retenir une partie de la charge injecte sur le bus colonne ;
minimiser le temps de monte de l'impulsion de courant induite par ce transfert de charges.
s

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La premire contrainte est satisfaite en appliquant sur la grille du transistor Ta une tension infrieure sa tension
de seuil, ce qui a pour effet de bloquer ce transistor. Pour ce faire, il est commode, tout comme pour le transistor de
polarisation d'utiliser l'alimentation Vss comme niveau bas.
La deuxime contrainte est obtenue en appliquant sur la grille du transistor Ta une tension Vcran telle que le
potentiel de canal vide du transistor Te soit lgrement infrieur une tension Vbus. La marche de potentiel ainsi
cre entre le canal du transistor Te et le bus colonne assure le transfert de tous les lectrons stocks dans le canal
du transistor Ta. Une estimation grossire de la tension appliquer consiste crire que le transistor Ta doit tre
passant, autrement dit que sa tension grille doit tre gale sa tension source, gale Vbus, plus sa tension de seuil,
en tenant compte de l'effet substrat.
C'est la troisime contrainte qui met en vidence le fait que le transistor Ta ne doit pas tre considr comme
interrupteur classique, autrement dit que le niveau haut de HAi ne doit pas tre Vdd. En effet, si tel tait le cas, c'est
une impulsion de charges de trs courte dure qui serait envoye sur le bus lorsque le transistor Ta passerait de l'tat
de circuit ouvert l'tat de circuit ferm. L'impulsion de courant induite sur le bus serait alors de forte amplitude et de
trs faible dure, ce qui imposerait des contraintes rdhibitoires sur certaines des caractristiques lectriques du dispositif de remise en forme ainsi que sur la cadence de l'horloge HNUM. Pour viter ce phnomne, il suffit que le
potentiel de canal sous le transistor Ta joue le rle d'une barrire de potentiel vis--vis des charges stockes sous le
transistor Te. Pour ce faire, il faut et il suffit que la tension applique la grille du transistor Ta l'tat haut satisfasse
exactement la contrainte prcdente.
Pratiquement, les niveaux des horloges HAi sont:

25

- HAi(O) = Vss ;
-HAi(1) = Vbus + Vtn(Vbus).

30

Les variations au cours d'un cycle complet de fonctionnement des profils de potentiels dans les diffrents transistors MOS du point lmentaire sont schmatises sur la figure 7. Le cycle de fonctionnement y a t dcoup en sept
phases :

50

55

Phase A : cette phase prcde le temps de pose. Tp est bloqu. Le puits de potentiel sous Te existe, mais il est
vide (Qs = 0). Ta est bloqu.
Phase B : le point lmentaire est en cours d'intgration. Tp est passant. Le courant dbit par le dtecteur (Idt)
est intgr dans le puits de potentiel sous Te.
Phase C: c'est la fin du temps de pose. Tp est bloqu, ce qui a pour effet d'chantillonner-bloquer le potentiel sous
Te.
Phase D: c'est le dbut de la lecture du point lmentaire. Seule la tension applique la grille de Ta est modifie
de faon le rendre passant et crer une barrire de potentiel entre Te et le bus colonne.
Phase E : les charges stockes sous Te sont injectes par dessus la barrire de potentiel cre sous Ta dans le
puits de potentiel du bus colonne.
Phase F: toutes les charges stockes sous Te ont t injectes dans le bus colonne. Le puits de potentiel sous
Te est vide.
Phase G: c'est la fin de la lecture du point lmentaire. Ta est bloqu de faon procder la lecture d'un autre
point lmentaire ou bien prendre une autre image.

Enfin, les courbes de la figure 8 permettent de mieux comprendre comment certaines grandeurs lectriques varient
en fonction de la charge stocke dans le point lmentaire. Pour ce faire, on dsigne par Qs(i,j) et Qs(i,j') la charge
stocke dans deux points lmentaires de la mme ligne i, mais de deux colonnes diffrentes, notes ici j et j', la fin
d'un temps de pose. La tension applique la grille des transistors MOS de stockage Te de ces deux points lmentaires est dsigne par l'horloge HCi. On suppose que le taux de variation de son front de descente est constant. Les
courants injects dans les bus des colonnes j et j' sont nots respectivement lbus(j) et Ibus(j'). Les tensions de sortie
des dispositifs de remise en forme connects aux bus colonnes j et j' sont notes respectivement VAL_HORLOGE(j)
et VALJHORLOGE(j').
Ces courbes mettent en vidence que le courant inject dans le bus colonne j (respectivement j') devient non nul

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partir d'un instant t1 (respectivement t1 '). Ces courbes montrent clairement que cet instant varie proportionnellement
avec la charge stocke car moins cette charge est importante, plus il faut que le potentiel de canal sous le transistor
Te diminue, sous l'effet de la diminution de la tension HCi, pour que les charges stockes sous le transistor Te puissent
franchir la barrire de potentiel sous le transistor Ta.
La lecture s'achve en fait, au mme instant t2 pour les deux points lmentaires lorsque les dernires charges
stockes dans les deux points lmentaires sont injectes dans leurs bus respectifs. Les courants lbus(j) et Ibus(j')
devenant nul partir de l'instant t2.
Les signaux de sortie des dispositifs de remise en forme valident l'horloge de comptage HNUM pour leur compteur
respectif qui comptent donc pendant la dure de ces impulsions, les compteurs tant pralablement rinitialiss avant
le dbut du comptage.
Les dispositifs de remise en forme ne modifient que l'amplitude et la grandeur des impulsions de courant, la dure
des impulsions tant conserve.
A la fin de ces impulsions (aprs l'instant t2), les compteurs disposent, sur leurs Nb bits de sortie, des nombres
de coups d'horloge compts pendant la dure de ces impulsions, ces nombres n'tant autres que les images numriques des dures de ces impulsions.
Il ne reste plus qu' lire de manire squentielle les mots binaires prsents en sortie des M compteurs avant de
rinitialiser ceux-ci en vue de la lecture de la ligne suivante.
En rsum, on peut considrer que l'invention conditionne le courant dlivr par les dtecteurs quantiques et les
dtecteurs thermiques de la manire suivante :
conversion du courant du dtecteur en charge par intgration d'une dure gale au temps de pose ;
conversion de la charge intgre en une impulsion de courant dont:

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l'amplitude est constante pour tous les dtecteurs et ajustable en fonction d'un stimulus,
la dure varie proportionnellement en fonction de la charge stocke ;

conversion de la largeur de cette impulsion de courant en une valeur numrique au moyen d'un compteur binaire.
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Avantages particuliers
Prise de vues
La solution propose permet d'avoir un temps de pose de mme dure et synchrone pour tous les points lmentaires, ce qui n'est pas le cas des solutions intgration dporte.
Rendement technologique, densit d'intgration, signal/bruit
La possibilit de concevoir un point lmentaire avec les caractristiques suivantes :

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un nombre limit de transistors MOS ;

des transistors MOS de mme type ;
les charges stockes dans le canal d'un transistor MOS amliore de manire significative le rendement technologique car le nombre de contacts et d'interconnexions dans le point lmentaire diminue de manire significative
pour les raisons suivantes :
il n'est pas ncessaire d'interconnecter les drain et source de certains transistors MOS de mme type l'aide de
prises de contact et d'interconnexions mtalliques car ceci peut tre ralis au moyen des diffusions utilises pour
raliser les diodes de source et drain ;
il n'est pas ncessaire de respecter les rgles de "latch-up", c'est--dire de connecter le substrat l'alimentation
Vss et le caisson l'alimentation Vdd au moyen de contacts et interconnexions mtalliques diverses car il n'est
pas obligatoire d'implanter des transistors MOS complmentaires dans le point lmentaire ;
il n'est pas ncessaire de respecter les rgles d'espacement entre transistors NMOS et PMOS dans le point lmentaire, car il n'est pas obligatoire d'implanter des transistors MOS complmentaires dans le point lmentaire ;
il n'est pas ncessaire d'implanter un dispositif de remise zro dans le point lmentaire.

Ces mmes arguments techniques montrent que le taux de remplissage du point lmentaire de la solution propose est suprieur ou gal celui des autres solutions o le courant est intgr dans le point lmentaire. Pratiquement, la surface du condensateur de stockage qu'il est possible de dessiner dans le point lmentaire de la solution
propose est suprieure (dans des applications pas rduit, la surface de stockage est au moins multiplie par un

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facteur deux) celle qu'il serait possible de dessiner dans une architecture de type DTC ou bien suiveurs commuts
car le nombre de transistors MOS y implanter est plus petit. Enfin, on peut montrer que l'excursion de potentiel dans
le transistor MOS de stockage est suprieure celle obtenue dans un point lmentaire de type suiveur commut.
Par voie de consquence, la charge stockable de la solution propose, donc le rapport signal sur bruit du circuit,
est suprieure celle qu'il est possible d'atteindre en employant les solutions de l'art antrieur, toutes conditions oprationnelles (par exemple de taille, de pas des points lmentaires, de temprature, etc..) tant gales par ailleurs.
Ceci est illustr sur les figures 9A et 9B, et 10A et 10B, o une mosaque de deux lignes par deux colonnes de
points lmentaires de type suiveur commut est compare respectivement aune mosaque de mme format de points
lmentaires de type SCA. Les schmas lectriques des deux points lmentaires sont reprsents au-dessus de
l'implantation de ces motifs. Ces deux implantations montrent clairement, rgles de dessin constantes, que celle de
l'architecture SCA est nettement plus simple que celle du suiveur commut. L'homme de l'art y constate en particulier
que la solution SCA est nettement suprieure la solution de type suiveur commut en terme de :
-

densit d'interconnexion;
de nombre de contacts ;
taux de remplissage (surface active/surface du point lmentaire).

Conversion analogique-numrique dans le plan focal

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Les avantages et les applications ouvertes par la conversion analogique-numrique dans le plan focal sont
nombreux :

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partir de ces valeurs numriques prsentes, il est possible d'envisager un prtraitement du signal dans le plan
focal en vue d'amliorer les performances de celui-ci (moyennage des donnes, effet TDI, etc ...) ;
la numrisation des informations permet de ne plus limiter la dynamique des signaux traits aux dynamiques
analogiques grables en sortie d'un plan focal. Ceci devrait amliorer les performances de certains dispositifs ou
bien, simplifier le traitement en sortie du plan focal o il tait ncessaire dans certaines applications de postaccumuler les diffrentes informations issus d'un dtecteur afin de rcuprer l'ensemble de sa dynamique initiale
non grable par le plan focal ;
la numrisation des informations permet de vhiculer des signaux numriques dans des environnements lectromagntiques trs perturbs l o des signaux analogiques auraient t fortement dgrads.

Rjection des alimentations et des phases de commande

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La solution propose est nettement suprieure celle des suiveurs commuts car il n'y a plus d'alimentation
critique dans le point lmentaire, aussi bien au niveau de la rinitialisation du point lmentaire, que des alimentations
du suiveur.
Par ailleurs, le potentiel de chaque bus colonne est maintenu constant par le dispositif de remise en forme alors
que dans les circuits de type suiveurs commuts ou partition sur bus colonne, ce potentiel varie normment. Cette
caractristique limite les couplages capacitifs entre les diffrentes fonctions implantes dans le point lmentaire. Ce
point est trs important car la plupart des noeuds lectriques du point lmentaire sont haute impdance, donc trs
sensibles, et que ces couplages vont augmenter lorsque le pas des dtecteurs va diminuer.
Enfin, il est important de noter que dans une architecture SCA, les condensateurs de stockage sont rinitialiss
ligne aprs ligne, et non pas simultanment comme dans d'autres solutions, ce qui a pour effet de minimiser les appels
de courant dans les alimentations, et par voie de consquence de relcher les contraintes sur les rsistances des bus
d'alimentation.
Dispersions spatiales

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Dans la solution propose, les dispersions des paramtres de la technologie ne sont pas critiques dans le point
lmentaire. Il sufft que la charge stockable dans le condensateur de stockage soit suffisamment grande.
Lecture/criture

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Les connexions, les interrupteurs et la logique de commande de cette architecture assurent une continuit lectrique, c'est--dire une connexion de rsistance finie, entre les point lmentaires d'une mme colonne et les extrmits
du bus de la colonne considre.
Elles permettent donc, non seulement de lire l'information stocke dans les points lmentaires, mais aussi

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d'adresser individuellement ces points lmentaires afin d'y injecter un courant et/ou une tension. Autrement dit, par
comparaison aux mmoires digitales, cette architecture est de type lecture-criture et non pas lecture uniquement.
Le mode criture est utilisable en l'occurrence pour contrler certains oprateurs implants dans le point lmentaire de faon modifier la fonction de transfert de chaque point lmentaire, indpendamment les uns des autres, et
ce de manire adaptative en cours de fonctionnement, si besoin est.
On peut prendre comme exemple d'application un circuit de lecture dit "basage en courant" (voir la rfrence
[10]). Dans ce type de circuit, un courant est soustrait celui de chaque dtecteur avant intgration dans le point
lmentaire, ce qui permet de minimiser la charge stocker. Cette soustraction est ralise au moyen d'un transistor
MOS oprant en rgime de saturation. Pratiquement, le courant bas dans chaque point lmentaire est rgl en
prsentant une scne uniforme devant le dtecteur. Cette calibration optolectrique pourrait tre remplace par une
calibration purement lectrique grce au mode d'criture.
En effet, l'architecture propose permet d'injecter soit un courant , soit une tension dans chaque point lmentaire.
Ceci est illustr sur la figure 11. Le gnrateur de courant variable (Ical), ou bien la source de tension variable (Vcal),
sont commuts sur les bus colonnes au moyen d'un dmultiplexeur convenablement squence. Le courant bas par
le transistor PMOS Te intgr dans le point lmentaire pourrait donc tre rgl soit en recopiant Ical dans le transistor
Te par des techniques de miroir de courant ou autres, soit en chantillonnant-bloquant sur la grille du transistor Te une
tension Vcal telle que le courant bas soit gal la valeur voulue.
On conoit alors qu'il est possible de procder des calibrations du circuit en venant modifier, selon les besoins
de l'application et de manire indpendante pour chaque point lmentaire, l'intensit du courant bas. Les potentialits d'un tel type de calibration sont :
diminution, voire suppression des prises de rfrences optolectriques ;
rglage du courant bas dans chaque point lmentaire en fonction de l'volution de l'clairement reu par le
circuit de dtection.
La testabilit des circuits de lecture dessins dans un pas rduit, qui est souvent limite car l'introduction d'un
transistor MOS spcifique, se fait au dtriment de la charge stockable, donc de la performance de la camra.
Dans le cadre d'une architecture de type SCA, il apparat sur la figure 11 qu'il est possible d'injecter dans le point
lmentaire une tension et/ou un courant, ce qui rsout le problme. Il est fort possible qu'il soit alors ncessaire de
modifier le niveau haut appliqu la grille du transistor MOS d'adressage, mais cela est facilement ralisable par
l'homme de l'art.
Multi-applications

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so

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Du fait que le transistor MOS situ dans le point lmentaire ne sert que de rservoir, il est clair qu'il suffit de
raliser le plus gros transistor MOS dans la place impartie au point lmentaire. Sa quantit de charges maximale
stockable dtermine d'une part les temps de pose maximum possibles en fonction des courants issus des diffrents
dtecteurs envisags, et d'autre part la dynamique potentiellement grable par le dispositif, cette dynamique dimensionnant le compteur binaire savoir:
son nombre de bits : Nbmax ;
sa cadence de fonctionnement maximale ; FNUMmax ;
Nbmax et FNUMmax sont calculs partir des quations dcrites prcdemment.
Pour des applications dynamique plus faible que celle traitable par le circuit, celui-ci fonctionne correctement
sans qu'il soit ncessaire de modifier la cadence de l'horloge Nbmax (= FNUMmax) ni modifier le rglage des taux de
variation du temps de descente des horloges HCi.
Cependant pour des applications utilisants des dtecteurs qui dlivrent en sortie des points lmentaires des
impulsions de dure maximale ST|jmax trs infrieure la dure du front de descente de l'horloge HCi, il semble judicieux
de roptimiser le taux de variation du temps de descente de l'horloge HCi afin d'allonger la dure des impulsions, ce
qui permet de rduire la cadence de l'horloge HNUM des compteurs et donc par consquent de rduire la consommation du dispositif. Tout ceci n'tant que des rglages donc ne modifiant en rien l'architecture du dispositif.
Le schma de principe d'un tel circuit multi-applications est donc le mme que celui de l'architecture standard.
Autrement dit, l'architecture standard propose permet de s'adapter toutes les applications de lecture de dtecteurs
qui ont une dynamique infrieure ou gale celle stockable dans les points lmentaires de l'architecture (le reste de
la chane de traitement tant dimensionn en consquence).
Il s'avre donc que l'architecture propose est trs versatile. Cette versatilit ne peut tre retrouve dans les
solutions de type dispositifs transfert de charges ou partition sur le bus colonne qui doivent toujours tre utilises

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avec le mme niveau de charges. Elle n'est non plus pas retrouve dans les architectures suiveurs commuts, car
bien qu'il soit potentiellement possible d'implanter plusieurs condensateurs dans ce type de point lmentaire, il s'avre
que ceci n'est gnralement pas ralisable pour cause de manque de place.
s

Multi-spectralits
On peut considrer cette application comme un sous-paragraphe des multi-applications et donc prouver par le
mme raisonnement la versatilit de l'architecture propose pour ce genre d'applications.

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Barrettes balayes lecture TDI

Il existe une catgorie de camras o l'image est forme en balayant optiquement une mosaque de dtecteurs.
Le nombre de lignes de cette mosaque est fonction du format de l'image et son nombre de colonnes est tel qu'il
permette d'amliorer le rapport signal sur bruit de la camra. Ceci est obtenu en sommant des instants retards et
synchrones du balayage optique les informations dlivres par les dtecteurs d'une mme ligne de la mosaque (ce
mode de lecture des informations est dsign par "Time Delay Intgration" dans la littrature anglaise).
L'architecture propose est une solution potentielle au problme de lecture de ce type de mosaque, surtout lorsque
le nombre de colonnes et le pas des dtecteurs sont petits.
En effet, dans un circuit de lecture de ce type, le courant des dtecteurs est tout d'abord transform en charge,
dans le pas des dtecteurs si ncessaire.
Il est alors possible, en squenant convenablement les horloges connectes aux grilles des condensateurs de
stockage de lire les charges stockes dans les points lmentaires d'une ligne en les injectant successivement, c'est-dire colonne aprs colonne, sur un mme bus ligne.
Ce bus ligne est reli au dispositif de remise en forme qui valide l'horloge HNUM du compteur binaire qui doit
aussi tre prpositionnable dans le cas prsent. Les Nb bits de sortie du compteur et ses Nb bits de prpositionnement
sont relis un plan mmoire de M mots binaires de Nb bits, M tant le nombre de scnes intermdiaires qu'il faut
stocker en vue de la reconstitution des scnes aprs l'effet TDI sur l'ensemble des dtecteurs d'une mme ligne.
L'effet TDI est obtenu en prpositionnant le compteur la somme intermdiaire associe aux dtecteurs de la
scne dj lus, avant de valider l'horloge par l'impulsion issue du dispositif de remise en forme associe au dtecteur
actuellement lu.
A la fin de chaque conversion analogique-numrique (avec sommation instantane) de l'impulsion associe au
dtecteur lu, le nouveau rsultat en sortie du compteur est :
soit transfr sur le bus numrique de sortie du circuit de lecture dans le cas o l'impulsion numrise est celle
du dernier dtecteur associ la scne ;
soit remmoris dans la mmoire en attendant la sommation avec le dtecteur suivant associ la scne.
Le nombre des mots binaires de la mmoire M et la cadence de l'horloge HNUM sont fonction du nombre de
colonnes et d'autres caractristiques de la camra.
On a donc une architecture qui ralise la sommation de manire numrique contrairement aux autres solutions
proposes par l'tat de l'art actuel o la sommation est ralise de manire analogique.
Le type de sommation impose le mme type de mmorisation afin de raliser la sommation retarde entre les
informations issues des dtecteurs d'une mme scne. La solution propose permet donc de mmoriser numriquement les rsultats intermdiaires d'une scne avant que celle-ci n'ait t vue par l'ensemble des dtecteurs.
La plupart des circuits de lecture de type TDI sont raliss en filire CCD ("Charge-Coupled Device"). Ils donnent
des rsultats satisfaisants, mais la disponibilit de ces filires et leurs densits d'intgration posent des problmes,
surtout si l'on veut raliser un TDI sur un grand nombre de colonnes et dans un faible pas.
A partir d'une filire CMOS, on a ralis une architecture qui ralise les fonctions principales des TDI de manire
numrique savoir la sommation par l'intermdiaire d'un compteur binaire prpositionnable et la mmorisation par
l'intermdiaire d'une mmoire logique. Dans l'hypothse d'une conversion analogique-numrique suppose parfaite
la sommation retarde ralise numriquement n'entrane pas de dgradation ni de dformation du rsultat. De plus,
ces diffrentes cellules numriques sont facilement ralisables, alors que les cellules analogiques quivalentes doivent
tre capables de grer analogiquement les informations sans les dgrader par leur bruit associ et sans les distordre
cause de la non-linarit de leur fonction de transfert.
Les circuits de lecture de type barrettes balayes lecture TDI raliss en filire CCD et ceux raliss dans des
architectures classiques en CMOS souffrent donc des mmes limitations que leurs homologues conus pour lire les
mosaques de dtecteurs non balayes.
Les circuits de lecture de type TDI font donc partie du domaine d'application de l'architecture propose pour les

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mmes raisons que les circuits de lecture prcdemment exposs.
Applications industrielles
s

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Les applications potentielles du type d'architecture propose sont la ralisation de circuits adapts la lecture de
l'information dlivres par des dtecteurs quantiques et des dtecteurs thermiques agencs de manire matricielle,
essentiellement quand l'utilisation requiert un temps de pose identique et synchrone pour l'ensemble des dtecteurs.
De par son concept, ce circuit est particulirement polyvalent. Autrement dit, un mme circuit de lecture peut tre
utilis pour des applications relativement diffrentes, ce qui diminue le cot de dveloppement et le cot de production.
Ce type de circuit de lecture ne ncessite pas de filire spcifique. Bien au contraire, il s'appuie sur les filires
analogiques dveloppes pour le traitement du signal.
L'augmentation du taux de remplissage du point lmentaire devrait permettre de dvelopper en utilisant des
filires couramment utilises, des imageurs plus performants en terme de :

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charge stockable, pas donn ;

fonctions supplmentaires (on peut citer comme exemples de fonctions l'basage en courant, la diminution de
l'impdance d'entre, l'augmentation de la bande passante d'entre. Les dispositifs implanter pour synthtiser
ces fonctions sont connus de l'homme de l'art) implantes dans le point lmentaire, charge stockable et pas
donn ;
pas rduit, charge stockable donne.

L'architecture propose est compatible avec un adressage alatoire des points lmentaires. Elle permet donc
de raliser une/des sous-images l'intrieur de l'image. Il est clair que vu la versatilit du circuit, il permet de modifier
le temps de pose et/ou la frquence de sortie des sous-images, tout en conservant un rapport signal sur bruit optimum.
Dans certaines applications, les camras peuvent faire l'objet de contre-mesure comme un blouissement par
laser. Dans le cas d'une agression par un laser puis, l'architecture SCA peut tre utilise comme contre-contre-mesure
en utilisant le fait qu'elle peut s'accommoder trs facilement de deux temps de pose trs diffrents, tout en conservant
sa sensibilit. En effet, en changeant de manire plus ou moins alatoire le temps de pose sur le circuit de lecture, il
est possible de continuer voir la cible entre deux impulsions. Ceci peut tre envisag avec l'architecture propose
car il suffit de dimensionner le condensateur de stockage et le compteur binaire pire-cas.
Ce circuit apporte une solution la lecture des circuits de dtection de type multicolore. En effet, les dtecteurs
de ces circuits prsentent la particularit de dlivrer un courant diffrent selon la gamme spectrale qu'ils dtectent. Il
est alors clair qu'il suffit d'avoir autant de transistors MOS dans le point lmentaire et un compteur binaire dimensionn
pour la plus grande dynamique traite pour rpondre de manire optimum avec le mme circuit de lecture des
dtecteurs observant des gammes de longueurs d'onde diffrentes. Il est possible, par l'intermdiaire de rglages
extrieurs, d'optimiser ventuellement la cadence de fonctionnement du compteur binaire en fonction de dynamique
propre une gamme observe afin de minimiser la consommation du dispositif.
Enfin, la conversion analogique-numrique dans le plan focal ouvre de nouvelles applications telles que le prtraitement des informations dans le plan focal, l'augmentation des dynamiques des signaux sortie du plan focal et ce,
indpendamment des perturbations ventuelles dues l'environnement lectromagntique ou bien la simplification
du traitement des donnes issues du plan focal.
REFERENCES

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[1] "256 x 256 PACE-1 PV HgCdTe focal plane arrays for mdium and short wavelength infrared applications" de
L.J. Kozlowski, K. Vural, V.H. Johnson, J.K. Chen, R.B. Bailey et D. Bui; et de M.J. Gubala et J.R. Teague (SPIE
vol. 1308 Infrared Detectors and Focal Plane Arrays, 1990).
[2] "Status and direction of PACE-I HgCdTe FPAs for astronomy" de L.J. Kozlowski, K. Vural, D.Q. Bui, R.B. Bailey,
D.E. Cooper et D.M. Stephenson (SPIE Vol. 1946 Infrared Detectors and instrumentation, 1993).
[3] "Evaluation of the SBRC 256 x 256 InSb focal plane array and preliminary spcifications for the 1024 x 1024
InSb focal plane array" de A.M. Fowler et J. Heynssens (SPIE Vol. 1946 Infrared Detectors and Instrumentation,
1993)
[4] "p-channel MIS double-metal process InSb monolithic unit cell for infra-red imaging" de A. Kepten, Y. ShachamDiamand et S.E. Schacham (SPIE Vol. 1685 Infrared Detectors and Focal Plane Arrays 11,1992)
[5] "Practical design considrations in achieving high performance from infrared hybrid focal plane arrays" de R.
A. Ballingall et I.D. Blenkinsop ; et de I.M. Baker et J. Parsons (SPIE Vol. 819 Infrared Technology XIII, 1987).
[6] "High-performance 5-u.m 640 x 480 HgCdTe-on-sapphire focal plane arrays" de L.J. Kozlowski, R.B. Bailey, S.
A. Cabelli, D.E. Cooper, I.S. Gergis, A. Chi-yi Chen, W.V McLevige, G.L. Bostrup, K. Vural, W.E. Tennant, et de

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RE. Howard (Optical Engineering 33(1), 54-63, Janvier 1994)
[7] "Design of a low-light-level image sensor with on-chip sigma-delta analog-to-digital conversion" de S.R. Mendis,
B. Pain, R.H. Nixon et E.R. Fossum (SPIE 1900, page 31).
[8] "Approaches and analysis for on-focal-plane analog-to-digital conversion" de B. Pain, E.R. Fossum (SPIE,
volume 2226, Infrarea Readout Electronics II, 1994, page 208.
[9] "On-focal plane analog-to-digital conversion with detector gain and offset compensation" de D.E. Ludwig, N.
D. Woodall et MM. Spanish (SPIE volume 1097, Materials, Devices, Techniques and Applications for Z-Plane Focal
Plane array (FPA) Technology, 1989, pages 73 84).
[10] Demande de brevet franais numro 8810375 "Systme de dtectiion d'informations sous forme de rayonnement lectromagntique et de lecture des informations dtectes"

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Revendications
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1. Dispositif de numrisation pour au moins un dtecteur photosensible (DET(i,j) qui dlivre un courant dont l'intensit
varie en fonction du flux incident, le temps de pose tant identique et synchrone pour tous les dtecteurs, caractris en ce qu'il comprend un ensemble de points lmentaires (PEL(i.j)) permettant de lire les signaux dlivrs
par chaque dtecteur, chaque point lmentaire ralisant une printgration du courant dlivr par un dtecteur
correspondant de faon gnrer une quantit de charge, et au moins une chane de traitement de l'information
comprenant un dispositif de remise en forme effectuant une lecture de la quantit de charges rsultante sous
forme d'une impulsion de courant, de manire conditionner les signaux dlivrs par les dtecteurs ; les signaux
issus de la (ou des) chane(s) de traitement tant multiplexs vers au moins une sortie numrique.
2.

Dispositif selon la revendication 1, caractris en ce que les dtecteurs photoniques sont choisis dans le groupe
comprenant des dtecteurs quantiques et des dtecteurs thermiques.

3.

Dispositif selon la revendication 1, caractris en ce que les dtecteurs sont raliss sur un autre substrat que
ledit dispositif de lecture.

4.

Dispositif selon la revendication 1, caractris en ce que le dtecteurs sont raliss directement sur le circuit du
dispositif de lecture.

5.

Dispositif selon la revendication 1, caractris en ce qu'il comprend un ensemble de points lmentaires (PEL(i,
j)) rpartis en lignes et en colonnes de manire dcrire une matrice, en ce que les points lmentaires (PEL(i,
j)) d'une mme colonne ont une connexion commune appele bus-colonne (BCj) et en ce que chaque bus-colonne
est reli une chane de traitement comprenant les moyens suivants :

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un dispositif de remise en forme du signal apte lire et convertir l'impulsion de courant issus d'un point
lmentaire en un signal de type binaire, pendant une seconde horloge (HCi) de faon simultane, et ceci
pour chaque point d'une mme ligne, les lignes tant traites les unes aprs les autres ;
un compteur muni d'une quatrime horloge (HNUM) qui compte les coups d'horloge pendant toute la dure
du signal issu du dispositif de remise en forme;
un dispositif de lecture du signal numris.

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6.

Dispositif selon la revendication 5, caractris en ce que chaque point lmentaire comprend ;

un dispositif d'adaptation d'impdance muni d'une premire horloge (HP), apte polariser le dtecteur et
lire le courant fourni par le dtecteur ;
au moins d'un transistor MOS, muni de la seconde horloge (HCi) apte d'une part intgrer le courant fourni
par le dtecteur, d'autre part stocker la charge obtenue et enfin, associ un dispositif d'adressage,
vacuer cette charge sous forme d'une impulsion de courant sur un dispositif de remise en forme du courant
qui transforme cette impulsion de courant en un signal de type binaire, ce dispositif de remise en forme tant
extrieur au point lmentaire ;
le dispositif d'adressage, muni d'une troisime horloge (HAi), apte commuter la source et/ou le drain du
transistor MOS sur un bus-colonne.

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7.

Dispositif selon la revendication 6, caractris en ce que le dispositif d'adaptation d'impdance est reli par son
entre au dtecteur, par sa sortie la source et/ou au drain du transistor MOS et par sa commande la premire

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horloge (HP) qui commute entre une tension de blocage et une tension de polarisation, et en ce que la grille du
transistor MOS est reli la seconde horloge (HCi) qui, commute une certaine tension, permet l'vacuation de
la charge stocke sur une connexion commune et, commute une autre tension, intgre le courant issu du
dtecteur et stocke la charge obtenue ; en ce que le dispositif d'adressage est reli par son entre la source et/
ou au drain du transistor MOS, par sa sortie au bus-colonne et par sa commande une troisime horloge (HAi)
qui commute entre une tension de blocage et une tension pour laquelle le dispositif d'adressage est passant; en
ce que le dispositif de remise en forme du courant est connect en entre au bus-colonne et en sortie au compteur;
et, en ce que le compteur est connect en sortie au dispositif de lecture de signal numris.

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8.

Dispositif selon la revendication 7, caractris en ce qu'un dispositif de stockage des donnes est connect entre
le compteur et le dispositif de lecture de signal numris.

9.

Dispositif selon la revendication 8, caractris en ce que le dispositif de stockage est une mmoire RAM.

10. Dispositif selon la revendication 5, caractris en ce que le dispositif de remise en forme du signal est un amplificateur courant/tension.
11. Dispositif selon la revendication 6, caractris en ce que le dispositif d'adaptation d'impdance est un transistor
MOS(Tp).
12. Dispositif selon la revendication 5, caractris en ce que dans le cas d'une barrette de dtecteurs, il n'y a pas de
connexion commune, il y a autant de dispositif de remise en forme du signal et de compteurs que de lignes dans
la barrette, le multiplexage tant limit au multiplexage des compteurs.
13. Procd de lecture de dtecteurs photosensibles, mettant en oeuvre le dispositif selon l'une quelconque des revendications 1 12, caractris en ce qu'il comporte les tapes suivantes :
une conversion du courant du dtecteur en charge par intgration d'une dure gale au temps de pose ;
une conversion de la charge intgre en une impulsion de courant dont :

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l'amplitude est constante pour tous les dtecteurs et ajustable en fonction d'un stimulus,
la dure varie proportionnellement en fonction de la charge stocke ;

une conversion de la largeur de cette impulsion de courant en une valeur numrique au moyen d'un compteur
binaire.

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14. Procd selon la revendication 13, caractris en ce qu'il comporte les tapes suivantes :
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une premire tape de prise d'image pendant laquelle un premire horloge (HP) commune tous les dispositifs
d'adaptation d'impdance de tous les points lmentaires est au niveau de la tension de polarisation (Vpol),
les horloges propres chaque ligne (HCi), i tant le numro de la ligne, sont au niveau de tension permettant
le stockage des charges et les horloges propres chaque ligne (HAi) sont une tension de blocage : une fois
par image il y a intgration du courant fourni par le dtecteur dans le transistor MOS pendant un temps prdfini, ceci se passant pour tous les dtecteurs simultanment ;
une seconde tape pendant laquelle la premire horloge (HP) revient au niveau de la tension de blocage ;
pour chaque ligne la seconde horloge (HCi) varie de faon linaire depuis le niveau permettant le stockage
des charges jusqu'au niveau bloquant le transistor, et la troisime horloge (HAi) commute un certain niveau
(Vcran) pendant cette variation de la seconde horloge (HCi); pour chaque point lmentaire d'une mme
ligne il y a vacuation des charges stockes pour chaque ligne de la matrice et simultanment conversion
analogique-numrique des charges stockes ;
une troisime tape de conversion analogique-numrique pendant laquelle la dure du signal de sortie du
dispositif de remise en forme de la colonne j est gale la dure de l'impulsion de courant dlivre sur le bus
colonne (BCj) par point lmentaire (PEL(i.j)), pendant la variation de la seconde horloge (HCi) de sa tension
de stockage des charges sa tension de blocage du transistor, elle-mme proportionnelle la quantit de
charge stocke sous le transistor MOS du point lmentaire (PEL(i.j)); le compteur logique j rinitialis au
pralable par l'horloge HRAZ compte le nombre de priodes d'horloge HNUM pendant la dure du signal issu
du dispositif de remise en forme ;

23

EP 0 749 233 A1
et en ce que lorsque l'on a balay toutes les lignes, on recommence les tapes prcdentes pour une autre image.
15. Procd selon la revendication 13, caractris en ce qu'il comporte les tapes suivantes :
s

10

une fois par image, intgration du courant fourni par le dtecteur dans un dispositif de stockage pendant un
temps prdfini en fonction des conditions d'clairement de la scne, des caractristiques du dtecteur, de
la valeur de la capacit de stockage ;
tape d'vacuation des charges ralises pour chaque ligne de la matrice ;
lorsque l'on a balay toutes les lignes, on recommence les tapes prcdentes pour une autre image.

15

20

25

30

35

40

45

50

24

cr u /t ^oo h i

FIG.1A

1.D

'

:lm)

"

u i

l L_
M.1)

CL _

3
IG.1B

EP 0 749 233 A1

26

EP 0 749 233 A1

O
m

FIG.

27

3 A

EP 0 749 233 A1

AI

>

LU
Q

PEL(ij)

PEL
(1.1)

PEL
(1.M)
2
o
d

O
m

PEL
(N.1)

PEL
(N.M)

Ac
Ca

FIG.

28

FIG.

4 A

EP 0 749 233 A1

FIG.

PEL
(1,M)

PEL
d.D

FIG.
o
m
O
m
PEL
(N,M)

PEL
(N.1)

Dispositif de
Remise en forme

Dispositif de
Remise en forme

VAL HORLOGE M

VAL HORLOGE 1
HNUM

5 A

Compteur Binaire
> de Nb bits

Compteur Binaire
HNUM *~k de Nb bits
3 E

J E
Bus digital de sortie de Nb bits

29

5 B

:P 0 749 233 Al

VAL HORLOGE j

DispOSitif d e
Remise en forme

ciock enaDie
reset
HNUM

>clock

Compteur Binaire
de Nb bits
L^f Nb bits
Mmoire Nb Dits

Multiplexeur digital
NDDUS
bus digital ae sortie ae ind dus

FIG.

3U

EP 0 749 233 A1

Tp

Ta

Te

BC

VbusH
V> 0

V> 0

Vbusl
V>0

VbusH
V> 0
VbusH
F
V>0
VbusH
G

V >o

FIG.

31

U /4 ZiW Al

ICif

)s(i,j)t

bus(j)|

/al_Horloge(j)|-|

HNUM ^

Qs(i,j,)f_

IbusQ'H

aLHorlogeu')]

NUMfl'U

FIG.

tl

IL

EP 0 749 233 A1

33

EP 0 749 233 A1

o
a.

canal

3H

>COL

F I G . 1 0 A

F I G . 1 0 B

34

EP 0 749 233 A1

HCi

HAi

Tp

Te

Ta

In r

Id
r

Dij

HP

u
CD

Tcal

Te

T
HCAL

HSE

DTj
VAL.HORLOGE j

HRAZ
HNUM

PELiJ)j

Dispositif de
Remise en forme

dock enable
Compteur Binaire
reset
de Nb bits
>clock

Vcal

Ical

Nb bits
Mmoire Nb bits

/y///

Nb bits
Multiplexeur digital
L-f Nb bits
Bus digital de sortie de Nb bits

35

FIG.

11

/ / / 7/

EP 0 749 233 A1

Office europen
les brevets

RAPPORT DE RECHERCHE EUROPEENNE

DOCUMENTS CONSIDERES COMME PERTINENTS

tevenoicauoiu
Citation du document avec indication, en cas de besoin,
Catgorie
concerne |
des parties pertinentes

iNumero ae la nemanae
EP 96 40 1275

DEMANDE (Int.CI.6)

/0-A-87 Q5457 (ANAMARTIC) 11 Septembre

.987
' page 5, ligne 22 - page 7, ligne 2 *

, 2 , 4 , 5 , H04N3/15
.2,15,16

L990 IEEE INTERNATIONAL SYMPOSIUM ON

HRCUITS AND SYSTEMS,
no. 3 of 4, 1 - 3 Mai 1990, (US),
)ages 1705-1708, XP000163546
"PASIC: A Processor-A/D
(.CHEN ET AL.:
:onverter-Sensor Integrated Circuit"
" page 1706, colonne de gauche, ligne 1
ligne 9; figure 2 *

.,15

RECHERCHES (Int.CI.6)
4N

l e prsent rapport a ete tabli pour toutes les revendications

Dateaacnevemeudeta recuerctte
Lieudela recherche
19 Aot 1996
Bequet, T
LA HAYE
thorie ou principe a la base de Iinvention
CATEGORIE DES DOCUMENTS ClTES
document de brevet antrieur, mais publi la
date de dpt au aprs cette date
X: particulirement pertinent lui seul
cit dans la demande
Y: particulirement pertinent en combinaison avec un
cit
m

m
e
l
a
pour d'autres raisons
autre document de
catgorie
A: arrire-plan technologique
si : membre ae la mmeranime, document correspondant
O: divulgation non crite
P : document intercalaire

36