2 Rela trio Sistemas Digitais, U.C.P.

Faculdade de Engenharia

3Tri Junho 2002

4 Relatrio Sistemas Digitais

3 Trimestre 1 Ano

Relatrio Interactivo:
Escrito e com simulaes em
computador

Elementos do Grupo de Trabalho:

Daniel Duarte Mendes 180401006

Samora de Barros 180701508
Marco Breia 180701022

Daniel, Samora, Marco

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3Tri Junho 2002

Introduo
Mais uma vez, comea uma nova aventura de escrever um relatrio, por
sorte este o ltimo do trimestre J. Trata-se pois do relatrio 4 e do meu ponto
de visto o mais interessante deles todos, interessante neste caso implica
tambm mais complicado, o principal objectivo aprender as aplicaes dos Flip
Flops JK (JK-FF) master-slave, assim como conceber e implementar contadores
assncronos com os JK-FF, passo a explicar.
Desta vez necessrio trabalhar com chips em vez das portas da
bancada, os chips no passam da integrao de todas as portas lgicas e fios
em um nico componente: O Circuito Integrado (IC), idntico aos circuitos JK
que pode-mos criar com as bancadas, a grande diferena que estes so mais
simples de implementar em circuitos, porque poupam tempo, espao e dinheiro
(em vez de termos que criar todos os componentes de um circuito, utiliza-mos
mdulos, o que torna o processo de desenvolvimento mais eficiente), em baixo
esto as partes constituintes de um IC JK-FF.

Como se pode visualizar, na figura acima mais a

direita, a representao fsica de um IC JK-FF Duplo,
no diagrama de baixo pode-mos ver a constituio do
diagrama JK-FF, e reparar que este tem duas caixas
quadradas, no diagrama por cima do texto, vemos o
contedo dessas caixas, um diagrama lgico JK.
Diagramas de um Flip-Flop (biestvel) JK Duplo com Clear e Preset

Este relatrio encontra-se dividido em duas experincias, a 1 serve apenas para

estudar o Flip-Flop JK, e uma 2 que uma aplicao dos ICs um contador
assncrono de 4 bits.
Como sempre este relatrio segue a mesma linha dos anteriores e contem
ambas as experincias em simulao por computador e outros ficheiros
relevantes (como fichas tcnicas dos chips), que esto disponveis no site
http://pwp.netcabo.pt/danielmd, em caso de dvidas contactar por e-mail:
danielmd@im-thinking.com.

Daniel, Samora, Marco

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Material e Mtodo
Mesa de Montagem
Fios de cobre
E ICs (chips) modelo 7476
Partindo das especificaes dadas do que era necessrio implementar,
concebe-mos as funes, e desenhamos os circuitos em papel, neste caso
apenas as ligaes as portas de entrada e os leds foram desenhados, pois o IC
j vem com um diagrama de circuito impresso, antes de serem implementados
na prtica, com os fios na mesa de montagem.
Aps esta fase, foram criadas propositadamente para este relatrio, as
simulaes por computador, que podem e devem ser testadas, em caso de
dvida, ou pura e simplesmente porque muito fixe , ver os circuitos a funcionar
no simulador, para este relatrio foi utilizado o simulador chamado DEEDS
(google_keyword: DEEDS Simulator).
Google_keyword uma funo deste relatrio, basta inserir estas palavras para obter um
resultado de pesquisa relevante.

Resultados
Experincia 1 Circuito JK-FF (biestvel FK)
O objectivo desta experincia utilizar apenas uma parte, a parte denominada
master de um IC JK duplo (master-slave), por conseguinte vamos analisar um
FF JK com clear e preset. Esta experincia encontra-se disponvel na pgina de
sistemas digitais com o nome de JKIC7476.pbs
As primeiras alinhas 1.(a), 1.(b), 1.(c), 1.(d), 1.(d) e 1.(e), so referentes ao
processo de montagem do circuito, at ao ponto de ligar a bancada.

Todos os passos foram respeitados e seguidos como especificado no protocolo,

as entradas J,K, PRE e CLR foram conectadas aos interruptores e a bancada foi
ligada.

Daniel, Samora, Marco

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Comentrio: Google_keyword

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Na alinha 1.(f) pedido para criar uma tabela de valores, mantendo o PRE=1 e
CLR=1, variar as entradas J e K, e explicar os resultados.

Tabela PRE e CLR = 1

Entradas (INPUT)
PRE
CLR
CLK
1
1
P+
1
1
P+
1
1
P+
1
1
P+

J
0
0
1
1

K
0
1
0
1

Saidas (OUTPUT)
Q
Q!
Q0
Q0 !
1
0
0
1
0>1
1>0 (Toggle)

P+ - pulso positivo ; Q0 estado anterior; Q! Q negado (sada q negada).

Toggle os valores so sempre complementares aos anteriores, no ciclo seguinte.

Com a tabela j construda torna-se mais fcil explicar os resultados obtidos,

sabendo que o Preset e o Clear esto sempre no estado High 1, vamos
analisar os valores que variam o J e o K, caso a caso:
1. J=0; K=0 O circuito permanece com os valores do estado anterior, nada
alterado com o tempo, o chamado estado de MEMRIA.
2. J=0; K=1 Os valores das sadas ficam Q=1; Q!=0, e permanece assim
independentemente dos impulsos de clock (tempo), o chamado estado
SET.
3. J=1; K=0 Os valores das sadas passam a ser Q=0; Q!=1, e permanece
assim independentemente dos impulsos de clock (tempo), o chamado
estado RESET.
4. J=1; K=1 Os valores das sadas passam a ser o complemento das
anteriores e variam com os impulsos do clock (variam com o tempo)
Q=0>1; Q!=1>0, o chamado estado TOGGLE.
Como devem ter reparado, eles prprios so o complemento uns dos outros, o
estado SET o Complemento do RESET, e o estado TOGGLE que varia no
tempo o complemento do estado MEMRIA que no varia no tempo, este o
ponto-chave dos Flip-Flops, e o resumo da funcionalidade dos mesmos.
Entretanto, a alinha 1.(f) j esta concluda, e pedido 1.(g) para experimentar as
outras combinaes possveis de PRE e CLR, e variar os valores de J e K, e
depois explicar os resultados obtidos, (a funo do PRE e do CLR).

Aps analisar as tabelas obtidas, chegamos a uma tabela reduzida, que de

seguida apresentada, visto que os valores de J, K, e CLK no terem relevncia
para esta tabela, este formato mais esclarecedor e ajuda na explicao.

Daniel, Samora, Marco

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Tabela Reduzida PRE e CLR variam

Entradas (INPUT)
PRE
CLR
CLK
0
0
--0
1
--1
0
---

J
-------

K
-------

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Saidas (OUTPUT)
Q
Q!
1
1 (INST)
1
0
0
1

INST Estado instvel ; --- - Os valores so indiferentes para o resultado final.

Vamos como anteriormente anali sar cada situao caso a caso, a grande
diferena das entradas CLR e PRE que elas so uma espcie de opes de
configurao, elas definem parmetros que afectam o circuito por completo,
independentemente do tempo e dos parmetros de entrada JK, vamos pois
analisar os 3 casos, sendo que o caso PRE=1 e CLR=1 j foi analisado em
detalhe na alinha anterior.
1. PRE=0; CLR=0 As duas entradas esto no seu estado activo, mas este
um estado instvel (alias no simulador aparece logo um aviso), na vida real
provvel que apaream os valores de Q=1; Q!=1 mas depois o circuito fica
instvel quando o PRE e o CLR voltarem ao seu estado inactivo 1.
2. PRE=0; CLR=1 Os valores das sadas ficam Q=1; Q!=0, e permanece
assim independentemente dos impulsos de Clock (tempo), e da variao do J
e K, o chamado estado SET.
3. PRE=1; CLR=0 Os valores das sadas passam a ser Q=0; Q!=1, e
permanece assim independentemente dos impulsos de Clock (tempo), e da
variao do J e K, o chamado estado RESET.
Logo se conclui que a funo do CLR e do PRE, a de definir valores
independentemente das entradas J e K e CLK, mais tarde vai ser explicado
porque que estas funes tm utilidade, com a aplicao de JK-FFs em
contadores de 4 bits.
Nesta ultima alinha 1.(h) da 1 experincia pedido para descrever
resumidamente o funcionamento do JK, a funo de cada uma das entradas (algo
que at j foi feito), e o significado das entradas PRE e CLR estarem negadas nos
esquemas.

Resumidamente o JK-FF, uma maneira de armazenar valores, de uma forma

sistemtica, controlada e estvel, cujo verdadeiro potencial se descobre quando
vrios JK-FFs so associados (para criar contadores, etc), tal como acontece
no IC 7476 Master-Slave, cujo o funcionamento passo a explicar:

Daniel, Samora, Marco

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O IC7476, contm um JK-FF MASTER e outro SLAVE, que so activados pelo

pulso positivo do relgio (positive pulse triggered), a informao que est no J e
K processada pelo flip-flop num pulso de relgio, enquanto o CLK=0 o Slave
est isolado do Master, na transio positiva do relgio, a informao
transferida para o master, na transio negativa do relogio, a informao
transferida do master para o slave, no fim do ciclo do relgio (falling edge) o
resultado passa para as sadas, os estados lgicos J e K no podem ser
mudados enquanto o CLK=1, e um valor de CLR=0 ou PRE=0 faz o SET ou
RESET ao circuito, independentemente das restantes entradas lgicas. E este
o funcionamento de um IC 7476, cujas as entradas e sadas, vo de seguida ser
explicitadas.
Existem 16 pins num IC 7476, com se pode ver pela figura e as quais passamos
a dissecar pin por pin, e cujas as funes foram j explicadas no decorrer deste
relatrio:

1.
2.
3.
4.
5.

Clock do 1 JK
Preset negado do 1 JK
Clear negado do 1 JK
Entrada J do 1 JK
Vcc entrada de sinal elctrico 5v e lgico (High 1)
6. Clock do 2 JK
7. Preset negado do 2 JK
8. Clear negado do 2 JK
9. Entrada J do 2 JK
10. Sada Q! do 2 JK
11. Sada Q do 2 JK
12. Entrada K do 2 JK
13. GND gound (terra/massa)
sinal electrico 0v e lgico
(Low 0)
14. Sada Q! do 1 JK
15. Sada Q do 1 JK
16. Entrada K do 1 JK
E agora o grande segredo das entradas estarem negadas, vai ser revelado, o IC
7476 tem por defeito todas as entradas em HIGH (1), se ambas as entradas
estivessem no 1 quando o circuito ligado, ele no serviria de nada, pois estaria
no sempre num estado instvel, a fazer sempre set e reset, e este o grande
mistrio de ambas as entradas estarem negadas.
E assim fica concluda esta parte do relatrio da 1 experincia, que para alm
do que foi pedido contem alguns extras, que consideramos relevantes.

Daniel, Samora, Marco

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Experincia 2 Contador assncrono de 4 bits

O objectivo desta experincia criar um contador de 4 bits que conte de 0 at 15
(em binrio de 0000 at 1111), utilizando dois biestveis IC 7476. com um boto
de clear (como o das calculadoras). Esta experincia encontra-se disponvel na
pgina de sistemas digitais com o nome de JK4bits.pbs, para alem deste
encontra-se tambm uma verso que conta at 31 e uma outra at 63 em binrio,
estes contadores possuem dois displays, um crescente e outro decrescente.
As alinhas iniciais desde a 2.(a) at a 2.(i) so referentes montagem do contador,
para resumir vamos mostrar um diagrama do contador j montado:

Este o diagrama que visto no simulador, e que contem um contador

crescente (0 ao 15) e um contador decrescente (15 ao 0).
A alinha 2.(j) pede para fazer um clear ao circuito e comentar.

E eis que finalmente se encontra a real funo do clear, quando aplicado a um

contador, esta entrada, serve para limpar por a zeros o contador, pois vai
aplicar a todas as sadas Q e Q!, os valores do estado reset 0;1 o Q0=0; Q1=0;
Q2=0; Q3=0 e os Q0!=1; Q1!=1; Q2!=1; Q3!=1, como se pode ver na simulao
por computador.
De seguida em 2.(k) pedido para mudar a frequncia do relgio para (0.1S e
0.01S) e comentar.

O aumento da frequncia vai fazer com que os ciclos sejam mais curtos, logo o
contador vai ser mais rpido a executar as instrues, ou seja mais rpido a
contar, cerca de 10x para (0.1S) e cerca de 100x para (0.01S).

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Em 2.(l), dizem para simular manualmente o relgio com um interruptor (na

simulao este ser sempre o caso, pois por restries do programa, este no
permite o uso de geradores de pulsos), e observar os LEDS.

Tal como j foi explicado anteriormente, so os impulsos do relgio, que fazem o

sistema funcionar, e passar a informao de uns JK-FFs para outros JK-FFs, ao
utilizar um interruptor, para gerar esses impulsos, estamos a criar uma
frequncia no uniforme, ou seja podemos alterar a frequncia como muito bem
entender-mos, logo controlar a velocidade, com que o circuito contador cresce
ou decresce.
Uma ultima alinha 2.(m), pede para explicar o funcionamento geral de um circuito
deste gnero, e pergunta como o modificar para contar at 31 e 63.

Primeiro a parte mais fcil, para pr o contador a contar at 31 (25=32 estados),

basta adicionar um bit, ou seja adicionar mais um JK-FF, para (26=64 estados),
mais outro para 64 e assim sucessivamente, para qualquer numero que seja 2n.
Agora quanto ao funcionamento, basta pensar numa antiga maneira de apagar
fogos, antigamente para apagar incndios utilizava -se uma linha de pessoas que
ia desde o rio at ao local do incndio, e passavam-se baldes, de pessoa a
pessoa, o mesmo acontece aqui, com o nosso contador, a informao vai
passando de JK em JK, e activando as sadas Q e Q!
Outro aspecto importante a ter em conta so os tempos, de cada bit, estes so
para o bit Q0 de T (sendo T a frequncia) para o bit Q1 de 2*T, para o bit Q2 4*T,
e para o bit Q3 de 8T, tal como est ilustrado no diagrama em baixo:

Fica desta forma concluda a segunda experincia, e explicado como funciona

um contador assncrono de 4 ou mais bits.
Espero que tenha optado por ver em aco todos estes circuitos no seu
computador, atravs da pgina da NET e dos ficheiros criados para o efeito.
Pois s assim poder aproveitar todas as potencialidades deste relatrio. Ou
visite o site para consultar fichas tcnicas dos chips, e outros links de
interesse, sobre a rea de sistemas digitais.

Daniel, Samora, Marco

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Concluso
E assim termina este relatrio 4 e tambm os LABS de sistemas digitais deste
trimestre, este foi o mais interessante deles todos pois passa-mos a barreira do
acadmica, para a fronteira do til, talvez para o ano prximo trimestre crie-mos
um relgio digital, isso sim teria a sua graa.

Bibliografia
Sistemas Digitais Antnio J. Gil Padilla ISBN: 972-9241-43-0
Sites de Internet:
http://www.play -hookey.com/digital/
http://pwp.netcabo.pt/danielmd (pgina de Sistemas Digitais)
http://www.ee.uwa.edu.au/~braunl/retro/
http://esng.dibe.unige.it/netpro/Deeds/
http://www.fairchildsemi.com
http://www.ti.com
http://smithsonianchips.si.edu/index2.htm

Agradecimentos
Aos professores, e aos criadores do programa de simulao DEEDS
(Alessandro Bovone, Fabio De Vincenzi, Giuliano Donzellini, Umberto Pedrotti, e
outros).
Um molto grazie em especial para Guiliano Donzellini, que me ajudou nalguns
problemas com o simulador DEEDS, e reviu os meus circuitos, para ter a certeza
que estava tudo correcto, e a funcionar, e a quem eu tantos e-mails mandei.

BOM tudo por este trimestre, mas l pelo trimestre ter acabado
no quer dizer que eu no v trabalhar na pagina e adicionar
ainda mais coisas interessantes e teis. Despeo-me com
saudaes cordiais DanielMD@IM-T HINKING.COM

Daniel, Samora, Marco

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